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RSS订阅原创 Verilator教程《一》
C obj_dir指的是工作目录，-f Valu.mk指我们所需要的makefile文件，生成的可执行文件为Valu，构建成功后，可以在obj_dir目录下看见Valu。首先，头文件中要包含<verilated.h>和<verilated_vcd_c.h>，这包含一些verilator的惯例以及将波形写入VCD文件中。这里的时间并不是指的一个时间的确定值，而是指时钟的翻转次数。例化我们转换的ALU模块。Valu___024unit.h是ALU类内部的头文件，它包含operation_t的类定义。
2024-09-09 10:21:55
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原创 数字万用表原理
测量初始状态和终止状态电容两端的电压差，充电过程中同时测量充电的时间；在待测电阻上施加已知电流（由参考电压源通过稳定的精密电阻产生），然后测量待测电阻两端的电压，后续使用。测量：使用比较器将输入信号整形成方波，然后使用计数法（可以设置闸门时间）进行测量。将参考电流源输入到电容，然后计算电压变化率。测量时，大的量程进行分压，小的量程进行放大。如果二极管反向接入，相当于开路，测得电压很大，由此判定极性。将输入电流通过已知电阻，将其转换成交流电压，然后使用。将参考电流源施加到待测二极管，测量其两端的电压。
2024-06-01 13:26:23
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原创 【FPGA】AXI学习
Xilinx AXI Interconnect IP和新的AXI SmartConnect IP包含一个可配置的数量的AXI标准的主从接口，可以用于多AXI主从之间的路由。数据可以同时在主和从之间的两个方向上移动，并且数据传输的大小可以变化。在一个写突发时，只有当主写有效的数据时，才可以施加WVALID信号。只有在主机生成有效的地址和控制信号时，才能施加AWVALID信号。AWVALID:写地址有效信号，当前通道的地址信号和控制信号是否有效。INCR：自增型，根据突发大小，计算出下一次的传输地址。
2024-02-04 20:59:34
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原创 【FPGA】MIG DDR3读写逻辑测试
笔者在之前通过microblaze软核的方式实现了DDR3芯片的读写测试，当时对于Xilinx MIG DDR控制器的理解还比较肤浅。还是想通过控制用户接口时序的方式来读写DDR，扩展和加深自己对DDR的理解。MIG IP核配置请看我的前一篇文章里面关于MIG参考时钟输入有错误的地方，这里改正一下。MIG的输入时钟有2种，一个是系统时钟，如下图所示，input Clock period。还有一个时钟为参考时钟，固定为200MHz。
2024-01-02 22:29:17
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原创 【调试笔记】如何在FPGA内部生成复位信号
在调试AD采样功能时，发现外部无法生成复位信号，导致无法进入状态机循环。所以采用锁相环生成一个locked信号，将此信号充当复位信号。之后调试时就可以正常复位了。去掉reset信号。
2023-11-17 12:33:17
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原创 【FPGA测试】Microblaze测试DDR读写
（4）点击next界面，不添加任何文件，直到弹出如下界面，选择芯片型号为325tffg900-2，选完后点击next;（3）在弹出的搜索界面中搜索microblaze，选择箭头所指的IP核，双击该IP核加入到我们的设计中；（2）弹出新建工程界面后点击NEXT，出现如下界面，找一个路径放置自己的工程，取一个工程名；（12）去除复位引脚，引入常量IP constant，单击后，Delete。（7）对生成的网络图，进行修改，首先修改时钟，找到clk_wiz_1,双击。选择src文件，右击，生成一个.c文件。
2023-11-14 15:30:29
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空空如也
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