【FPGA】AXI学习

已于 2024-02-25 10:11:42 修改
阅读量1k 收藏 22
点赞数 26
文章标签： fpga开发 学习
于 2024-02-04 20:59:34 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/m0_51679724/article/details/136032272
版权

1.什么是AXI？

       AXI是ARM AMBA的一部分，AMBA是1996年首次推出的微控制器总线系列。AXI的第一个版本首次包含在2003年发布的AMBA 3.0中。发布与2010的AMBA4.0包含了AXI的第二个主要版本，AXI4。

       这儿有3种AXI4接口：

AXI:用于高性能存储映射需求。

AXI4-Lite：用于简单，低吞吐率的内存映射通信。（例如，进出控制器和状态控制器）

AXI4-Stream：用于高速流数据。

2.AXI如何工作？

       AXI规范描述了一个在单AXI主机和AXI从机之间的接口，代表IP核之间相互交换信息。多个内存映射的AXI主从可以使用AXI基础IP块连接在一起。Xilinx AXI Interconnect IP和新的AXI SmartConnect IP包含一个可配置的数量的AXI标准的主从接口，可以用于多AXI主从之间的路由。

AXI4和AXI4-Lite接口都由5个不同通道组成：

       读地址通道

       写地址通道

       读数据通道

       写数据通道

       写响应通道

       数据可以同时在主和从之间的两个方向上移动，并且数据传输的大小可以变化。AXI4中的限制是最多256个数据传输的突发事务。AXI4 - lite只允许每个事务传输一次数据。

       为读和写提供单独的数据和地址连接，从而允许同时进行双向数据传输。

需要一个地址然后突发256字的数据。

3.信号说明

3.1全局信号

       ACLK：全局时钟信号。

       ARESETn：全局复位信号，低有效。

3.2写地址通道（AW开头，表示address write）

AWADDR:指定在突发传输下的第一个地址

AWLEN：8位信号，突发长度，真实的长度为AWLEN+1

AWSIZE：3位信号，突发大小。指单次的数据量是多少字节具体设置如下。(计算方式：log2(位宽/8))

AWBURST:2位信号，突发类型，一共有三种如下图

FIXED：突发时，传输的地址不变。

INCR：自增型，根据突发大小，计算出下一次的传输地址。

WRAP：回环递增，当递增到高位地址后，会回环到低位去。

AWVALID:写地址有效信号，当前通道的地址信号和控制信号是否有效。

AWREADY：从机是否准备好接收地址和控制信息。

3.3 写数据通道

WDATA：要写入的数据。

WSTRB：频闪信号，屏蔽不需要被写入的数据。

WLAST：突发传输的最后一个数据，每次突发传输后会拉高。

WVALID：写有效信号。

WREADY：写准备信号。

3.4写响应通道

BRESP：二位信号，写传输状态。

OKAY：表示正常访问成功。

EXOKAY：独占式存取okay。

SLVERR：从机错误，从机已经接收到数据，但出现错误。

DECERR：解码错误，互联模块无法成功译码从机。

3.5读地址通道

类比写地址通道

3.6读数据通道

类比写数据通道。

4.时钟和复位

 时钟：所有的输入信号都在ACLK的上升沿采样。所有的输出都在ACLK的上升沿之后。

在复位时：

       主机接口的ARVALID,AWVALID和WVALID会被拉低。

从机接口的RVALID，和BVALID也被拉低。

其他信号可被驱动到任何值。

5基础读写事务

AXI的基础机制有：

       握手过程

       通道信号要求

5.1握手过程

       所有五个事务通道都使用相同的VALID/READY握手过程来传输地址，数据和控制信息。这种双向控制机制意味着主和从都可以控制速率。源端生成VALID信号来表明什么时候地址，数据，控制信息有效。目的端生成READY信号来表明它可以接收信息。只有当VALID和READY都为高时，才能传输。

通道握手信号

5.2写地址通道

       只有在主机生成有效的地址和控制信号时，才能施加AWVALID信号。

默认的AWREADY信号可以为高或为低。规范建议为高。当AWREADY为高，从必须可以接收任何有效的地址。

5.3写数据通道

       在一个写突发时，只有当主写有效的数据时，才可以施加WVALID信号。且必须持续到从施加WREADY，直到时钟上升沿。

默认的WREADY可以为高，但是前提时在一个周期内从可以一直接收数据。

主在写突发的末尾必须施加WLAST信号。

5.4写响应通道

5.5读地址通道

5.6读数据通道

5.7读事务的依赖性

       简单来说，单箭头表示箭头指向的信号可以不等待箭头源信号。

而双箭头指向的信号需要滞后于箭头源信号。

5.8写事务的依赖性

同上

6AXI4-Lite定义

AXI4-Lite关键的功能如下：

       所有的传输突发长度都为1.

       所有的数据访问都使用全部带宽。

       AXI4-Lite支持的总线带宽为32位或64位。

       所有的访问都是不可修改的，不可缓冲的。

       不支持独占访问。

7信号清单

       相比于AXI4更加简单。

本文内容主要来自于

IHI0022E_amba_axi_and_ace_protocol_spec

UG1037-en-us

哈威林森浩
关注
  • 26
    点赞
  • 踩
  • 22
    收藏
    觉得还不错? 一键收藏
  • 1
    评论
FPGA中的AXI总线知识点快速学习（适合新手）
mikusic的博客
02-19 1万+
一、AXI简介 AXI——Advanced eXtensible Interface，直译过来就是先进的可扩展接口，是由ARM公司提出的，是一种面向高性能、高带宽、低延迟的片内总线。FPGA工程师会发现其大量运用于FPGA设计中，官方的外部接口类IP的用户端全都是AXI接口，可见其重要性。AXI包括AXI、AXI-Lite（轻量级、简化级）和AXI-Steam(高速数据流传输) ...
FPGA入“坑”之路：大话AXI总线（一）-初识AXI
初夏正浓的博客
10-10 1700
** FPGA入“坑”之路：大话AXI总线（ 一） ** 【写的初衷纯属个人记录生活，也肯定会有不对的地方，若有，还请各位大佬们不吝赐教，比心0.0】 一、“总线？啥玩意” 第一篇去写zynq的相关知识，确实有点跳跃了，但是先把硬骨头啃掉，其他的就舒服了，（可能这就是典型的自讨苦吃），咋们玩zynq的时候，肯定会接触AXI的，提起AXI，我们毫无疑问的就会提起总线这个概念，总线（Bus）是计算机/微处理器各种功能部件之间传送信息的公共通信干线；简单点说就跟bus这个单词一样，它就像一个公交汽车，把一些数据从
FPGA中的AXI总线
filthyfrank的博客
02-23 2037
FPGA中的AXI总线
添加AXI主IP（AXI4 Lite和AXI4）示例
cckkppll的博客
05-27 665
添加AXI主IP（AXI4 Lite和AXI4）示例
FPGA — AXI接口协议介绍
unique_ZRF的博客
11-15 2911
FPGA、AXI协议、AXI4
基于FPGA的AXI协议讲解(1)
zhangningning1996的博客
06-19 5121
基于FPGA的AXI_Lite协议讲解项目简述AXI协议简述 项目简述 这篇文章我们主要讲解AXI_Lite协议，主要内容包括AXI_Lite协议在FPGA中主要起到的作用，遵循的时序要求是什么，在FPGA中咋么编写Verilog代码。 本次实验将主要讲解AXI_Lite从机的协议，PS端通过AXI_Lite协议写寄存器控制PL端的LED、通过读寄存器读取PL端KEY的按键值。 这里为什么讲解AXI_Lite从机协议，因为PS端我们一般作为主机，那么需要我们实现的PL端的Verilog代码自然是从机 本次实
FPGA概念理解之：AXI、AMBA、IP核、总线、接口、协议
漫步量化
12-17 8040
源起 AXI（Advanced eXtensible Interface），是Xilinx从6系列的FPGA开始引入的一个接口协议，主要描述了主设备核从设备之间的数据传输方式。 在ZYNQ中继续使用，版本是AXI4，所以我们经常会看到AXI4.0，ZYNQ内部设备都有AXI接口。 其实AXI就是ARM公司提出的AMBA（Advanced Microcontroller Bus Archite...
基于FPGA的AXI-lite接口 UART设计
03-13
对于学习FPGA开发，特别是涉及串行通信和AXI协议的工程师来说，这是一个宝贵的学习资源。通过实践这个项目，不仅可以深入了解UART的工作原理，还能掌握如何在FPGA中集成和控制基于AXI-lite的外设，增强FPGA设计能力...
基于FPGA设计的AXI总线写操作及其仿真设计
最新发布
06-06
### 基于FPGA设计的AXI总线写操作及其仿真设计 #### 一、AXI总线概述 AXI（Advanced Extensible Interface）总线是由ARM...希望读者能够通过对本文的学习，掌握AXI总线的基础知识，并能够灵活应用于实际项目之中。
AMBA-AXI 协议详解, FPGA设计必备
01-30
AMBA AXI协议详解——FPGA设计的核心技术 AMBA（Advanced Microcontroller Bus Architecture）是ARM公司推出的一种开放的...无论是新手还是经验丰富的工程师，深入学习和应用AMBA AXI协议都是提升专业技能的关键步骤。
基于FPGA的AXI4总线时序设计与实现
10-17
针对AXI4总线设备之间的高速数据传输需求，根据AXI4总线协议，设计实现了一种基于FPGA的AXI4总线读写时序控制方法。以FPGA为核心，采用VHDL语言，完成了满足AXI4总线协议的读猝发方式数据传输和写猝发方式数据传输时序控制模块的设计。利用FPGA内部嵌入式系统提供的高性能数据传输接口完成AXI4时序控制模块的功能验证。实际应用表明，依据提出的设计方法实现的读写时序控制模块能够满足AXI4总线协议规定的时序关系，实现数据的高速正确传输，总线数据传输速率能够达到1.09 GB/s。
FPGA学习经验的总结之一：AXI4协议
07-25
AXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线
AXI Advanced eXtensible Interface协议文件
06-08
AXI是高级扩展接口，在AMBA3.0中提出，AMBA4.0将其修改升级为AXI4.0。AMBA4.0 包括AXI4.0、AXI4.0-lite、ACE4.0、AXI4.0-stream。AXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持Outstanding传输访问和乱序访问，并更加容易进行时序收敛。AXI 是AMBA 中一个新的高性能协议。AXI 技术丰富了现有的AMBA 标准内容，满足超高性能和复杂的片上系统（SoC）设计的需求。
AXI-MASTER仿真工程
05-05
通过这个工程，学习者可以掌握FPGA中的AXI接口设计，以及如何在Vivado环境下进行验证和实现。同时，对于系统集成和接口通信的理解也会得到提升，这对于FPGA开发和嵌入式系统设计是非常重要的技能。
Zynq Fpga图像处理之AXI接口应用——axi_lite接口使用
weixin_41895751的博客
08-03 4984
结合xilinx官方的AXI Lite设计模板，给出了灵活自定义修改的一般方法。最后通过简要的的读写模块对此自定义AXI Lite 模块进行了PS端对PL端的读写测试。测试结果表明，此自定义模块高效实用，读写准确，本文提供的方法可灵活应用到各类zynq设计架构中去。...
通信协议（AXI）
热门推荐
spx1164376416的博客
11-15 2万+
一、AXI简介 SoC片上总线尚处于发展阶段，不像微机总线那样成熟，目前还没有统一的标准，因此各大厂商和组织纷纷推出自己的标准，以便在未来的SoC片上总线标准中占有一席之地。ARM公司就在1995年推出了自己的总线——AMBA（Advanced Microcontroller Bus Architecture，高级微处理器总线架构）。它独立于处理器和制造工艺技术，增强了各种应用中的外设和系统宏单元的可重用性，非常适合于现代大规模集成电路设计自动化的要求。 AMBA3.0中新增加了一种总线——AXI（Adva
FPGA中的除法运算及初识AXI总线
weixin_33859504的博客
05-10 215
　　FPGA中的硬件逻辑与软件程序的区别，相信大家在做除法运算时会有深入体会。若其中一个操作数为常数，可通过简单的移位与求和操作代替，但用硬件逻辑完成两变量间除法运算会占用较多的资源，电路结构复杂，且通常无法在一个时钟周期内完成。因此FPGA实现除法运算并不是一个“/”号可以解决的。 　　好在此类基本运算均有免费的IP核使用，本人使用的VIVADO 2016.4开发环境提供的divider ge...
FPGA AXI4总线操作教程
weixin_66634995的博客
03-07 1139
AXI总线是一种基于数据包传输的接口，它采用主从设备模式进行通信。主设备负责发起数据传输请求，而从设备则响应这些请求，完成数据传输。AXI总线支持多种数据传输模式，包括单向和双向传输，以及不同的数据宽度和突发长度。下面是关于AXI总线数据宽度和地址宽度的初始化代码。AXI总线作为一种高性能、低延迟的片上系统接口标准，为现代数字系统设计提供了强大的支持。通过掌握AXI总线的基本操作和关键概念，读者可以更好地利用AXI总线实现高效、可靠的数据传输和控制功能。
fpga axi lite代码
05-27
AXI Lite 是一种轻量级的 AMBA 总线协议，适用于连接 FPGA 内部的 IP 核和外部的处理器或其他系统组件。下面是一个简单的 FPGA AXI Lite 控制器的代码示例： ```verilog module axi_lite_controller ( input wire clk, input wire rst, input wire [31:0] axi_a_waddr, input wire [31:0] axi_a_wdata, input wire axi_a_wen, input wire [31:0] axi_a_raddr, output wire [31:0] axi_a_rdata, input wire axi_a_ren ); // 内部寄存器定义 reg [31:0] data_reg; // AXI Lite 接口信号定义 reg [31:0] axi_a_rdata_reg; reg axi_a_rvalid_reg; // 写操作 always @(posedge clk) begin if (rst) begin data_reg <= 32'h0; // 复位 end else if (axi_a_wen) begin data_reg <= axi_a_wdata; // 写入数据 end end // 读操作 always @(posedge clk) begin if (rst) begin axi_a_rdata_reg <= 32'h0; // 复位 axi_a_rvalid_reg <= 1'b0; end else if (axi_a_ren) begin axi_a_rdata_reg <= data_reg; // 读出数据 axi_a_rvalid_reg <= 1'b1; end else begin axi_a_rvalid_reg <= 1'b0; end end // AXI Lite 接口输出 assign axi_a_rdata = axi_a_rdata_reg; assign axi_a_rvalid = axi_a_rvalid_reg; endmodule ``` 该代码实现了一个简单的 AXI Lite 控制器，支持数据的读写操作。通过实例化该模块，并将 AXI Lite 的读写信号连接到该模块的输入端口，就可以实现对内部寄存器的读写控制。具体的使用方法和连接方式需要根据实际应用场景进行配置和实现。
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值