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文章平均质量分 62
lenient__bear
这个作者很懒,什么都没留下…
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可逆加减计数器设计
FPGA课程结课总结前言FPGA课程结束了,学习了20小时不到,但也学到好多东西,至少可以写写计数器,流水灯。为了让以后可能再次用到FPGA,还能记得一些东西,就以复盘大作业的形式记录遇到的问题。大作业题目可逆加减计数器设计1、任务可预置16位可逆加减计数器。要求计数器有16位计数输出同时有进位和借位输出,预置输入采用同步方式。用FPGA开发板上的按键作为加减计数控制输入,数码管(或led)作为计数值输出。2、目的掌握自顶向下的全正向设计方法,掌握使用verilogHDL硬件描述语言进行硬原创 2022-05-13 19:46:18 · 4202 阅读 · 2 评论 -
多种方式描述4选1数据选择器
多种方式描述4选1数据选择器代码`timescale 1 ns / 1 psmodule mux4_1 ( Y ,A ,D0, D1, D2, D3, );input [1:0] A ;wire [1:0] A ;input D0 ;input D1 ;input D2 ;input D3 ;output Y ;reg Y ; always @(*) if(A == 2'b00) Y = D0 ; else if(A == 2'b01)原创 2022-04-10 23:22:18 · 8035 阅读 · 0 评论