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原创 一个32位微处理器采用片内4路组相联cache，其存储容量为16KB，其行大小为4个32位字。主存地址格式中所确定的标记s-d，组地址d，字地址分别是多少位

①组地址d＝16KB÷（4×32位）＝1K 故组地址需要10位②字地址w 行大小为4个字 故 字地址需要2位③微处理器为为32位，主存地址格式也为32位，故s-d＝（32-2）-10＝20位这个③不是很确定是不是这样

原创 数据结构 排序

冒泡排序，简单排序，堆排序在每次排序之后可以形成全局有序序列快速排序每次排序可以确定枢轴的位置，也是所有排序里最优的，平均时间复杂度为O(nlogn)，最差是O(n^2)堆排序和归并排序的时间复杂度为O(nlogn)，空间复杂度分别为O(1)和O(n)简单排序的时间复杂度为O(n^2)，空间复杂度为O(1)空间复杂度为O(1)的排序算法：直接插入，冒泡排序，希尔排序，简单排序，堆排序希尔排序的平均时间复杂度O(n^1.3)，最差为O(n^2)

原创 计算机组成原理 I/O系统

原创 数据结构 查找

原创 计算机组成原理 总线

原创 数据结构 图

原创 计算机组成原理 中央处理器CPU

原创 数据结构 树，二叉树

原创 数据结构 第四章 字符串与数组

原创 计算机组成原理 第四章 指令系统

原创 计算机组成原理 存储系统

原创 某计算机的cache共有16块，采用2路组相联映射，每个主存块大小为32字节，按字节编址。主存129号单元所在的主存块应装到cache组号为（）

主存与cache之间转送是以块为单位的，主存中按字节编址，那么一个单元是一个字节，则129号单元是第4个主存块。 采用二路组相联映射的16块cache分为8组 则cache组号＝主存块号%cache总组数＝4%8＝4

原创 数据结构 第三章 栈与队列

二者均为限定端操作的线性表，但是队列之中也有一种特殊的队列——双端队列，可以视具体实际情况对两端的操作限制，例如限定左端只能插入，而右端既可以插入也可以删除。

原创 计算机组成原理习题

某计算机处理主频为50MHz，采用定时查询方式控制设备的I/O，查询一次至少用500个时钟周期，每秒要查至少200次，则CPU用于设备A的IO时间占整个CPU时间的百分比解：由主频50MHz的一个时钟周期为20ns查询一次要20ns×500＝10us每秒查200次就是2ms百分比为2ms/1s＝2×10^-3＝0.2%

原创 【计算机组成原理 第二章 数制与编码】

作为复习大纲使用，看到知识点要想到对应内容

原创 线性表 错题总结（2023王道数据结构）

设线性表中有2n个元素，（）在单链表上实现要比顺序表上实现效率更高A 删除所有值为x的值（✓）按值查找时二者时间复杂度是一样的，为O(n)，但在插入删除方面 单链表更为快捷B 在最后一个元素后面插入一个新元素（×）要找到最后一个元素，单链表需要跑遍全表，而顺序表按序号查找一步到位，且顺序表中，在最后插入无需移动元素。C 顺序熟悉前k个元素（×）都得从头一个个找，所以二者没有差别D 交换第i个和第2n-i-1个元素（×）对于按序号查找永远顺序表有优势，想想单链表要从头哒哒哒的找到第i个，再找

原创 数据结构 第二章 线性表 知识框图

原创 【计算机组成原理 第一章 绪论】

原创 某同步总线的时钟频率为100MHz，宽度为32位，地址/数据线复用，每传输一个地址或者数据就占用一个时钟周期。该总线支持猝发传输方式，则一次“主存写”总线事务传输128位数据所需的时间至少是

时钟频率为100MHz，则时钟周期为1/100MHz＝10ns 传输128位数据需要128/32＝4个时钟周期 接受“主存写”这一命令还需要1个时钟周期综上，需要5个时钟周期，即50ns

原创 数据结构 第一章 绪论

知识点复盘数据元素是数据的基本单位，数据项是构成数据元素的不可分割的最小单位。 数据结构的三大要素：逻辑结构，存储结构（物理结构），数据的运算 逻辑结构：线性结构（线性表，栈，队列，串），非线性结构（树，图，集合） 存储结构： 1.顺序结构（逻辑相邻的物理位置也相邻，随机存取，存取便捷，增删慢）2.链式结构（增删便捷，存取慢） 3.索引结构（速度快，但占空间，增删繁琐）3.散列结构（也叫哈希，增删快，但函数选的不好就容易产生冲突，就得有解决冲突的方法：线性探测法，链地址法等）

原创 某容量为256MB的存储器由若干4M×8位的DRAM芯片构成，该DRAM芯片地址引脚和数据引脚总数为（）

首先，数据引脚由位数决定，即有8个数据引脚。第二，地址引脚，DRAM采用地址复用技术，一次读取一行或者一列，故地址引脚只需11个。【（4M）^1/2＝2K＝2^11】

原创 某CPU主频为1.03GHz，采用四级指令流水线，每个流水段执行需要一个时钟周期。假定CPU执行了100条指令，在其执行过程中，没有发生任何流水线阻塞，此时流水线的吞吐率为（）

CPU采用四级指令流水线，执行了100条指令，则执行100条指令使用了103个指令周期。主频为1.03GHz，则指令周期T＝1/f＝1/1.03GHz。吞吐率＝指令数/所使用的时间＝100/（103×T）＝1.0×10^9条指令/秒