FPGA
码小农~
这个作者很懒,什么都没留下…
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记录调试quartus 13.1 问题
记录调试quartus 13.1 问题1.使用QuartusII打开工程出现can’t find design entity “工程名”解决:把工程放在全英文的路径下即可正常打开这里是引用2.在fir实验中遇到仿真错误的问题可能的原因一. IP核没有更新,这是最烦人的,建议新手入门的话用quartus 13.1版本的,因为这个版本网上的源码特别多,在调用IP核时不用考虑不兼容的问题(虽然20.1版本的quartus 用的很爽,但我也不得不回归本心)二.可能时运行程序的时候打开了 仿真的一个Mo原创 2021-06-17 16:01:14 · 2240 阅读 · 0 评论 -
Error:Can‘t generate netlist outout files because the file“C:/altera/ XXXXXXXX“ is an OpenCore Plus
记录错误Error:Can’t generate netlist outout files because the file"C:/altera/ XXXXXXXX" is an OpenCore Plus time-limited file.解决方案:自己操作多次也未能成功,总是在EDA netlist writter这块出现错误。生成网表输出文件出错。OpenCore Plus time-limited。打开assignments,在之前进行的一系 列设置里(settings)ENA原创 2021-06-16 16:17:29 · 571 阅读 · 0 评论 -
Signal TapII 软件的使用
接上一个modelsim软件的使用,没事干顺手把Signal TapII 软件的使用写了由于使用很简单,所以基本全是截图前面的跟modelsim一样,打开qpf文件还是以流水灯为例重新筛选添加信号添加系统时钟编译即可...原创 2021-06-05 19:16:40 · 146 阅读 · 0 评论 -
Modelsim仿真
Modelsim仿真以流水灯为例然后配置Modelsim的安装路径Tool-------->option------->EDA-option设置EDA工具然后编辑Test_bench文件然后去找这个文件根据文件路径去找这个文件,在quartus里面打开点击File>open>根据路径去找这个文件,打开分别修改vt文件跟.v文件里面的程序把刚才的vt文件添加进来然后就是仿真了Tools>RUN S…T…,选RTL然后就是这样原创 2021-06-05 18:30:28 · 198 阅读 · 0 评论