计算机组成原理logisim8位可控加减法电路设计

本文指导如何在Logisim中使用全加器模块设计8位串行可控加减法电路,涉及加法器封装、有符号运算溢出判断及Cout输出。通过观看华科大学计算机硬件课程,一步步实现并理解加减法电路的设计过程。

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本人第一次使用logisim软件,小白一枚,大家若对软件使用有不明白的地方可以观看MOOC华中科技大学的计算机硬件系统设计这门课。看第一节就行,讲的很不错。
在 logisim 模拟器中打开 alu.circ 文件,在对应子电路中利用已经封装好的全加器设计 8 位串行可控加减法电路,用户可以直接使用在电路中使用对应的隧道标签,应该对加法减法过程中的有符号运算进行溢出判断,给出有符号溢出信号 OF ,和进位输出 Cout 。

先给出1位加法器电路

在这里插入图片描述
*

封装之后的一位加法器*

:这就是8位可控加减法的FA

**

8位可控加减法电路设计**

在这里插入图片描述
中间的输出引脚是cout,下面并排的输入引脚左面是X,右面是Y,最右面单独的输入引脚是SUB,上面的第一个输出引脚是OF,之后从左往右的输出引脚依次是S7-----S1,SUB=0是加法器,SUB=1是减法器。

### 8可控加减法器的工作原理 8可控加减法器是一种能够执行加法和减法运算的数字电路设备。其核心功能在于通过控制信号的选择来决定当前的操作模式——加法还是减法。这种设计通常基于全加器模块构建,并引入额外的逻辑门以支持减法操作。 #### 控制机制 为了实现加减法的功能切换,8可控加减法器利用了一种称为 **二进制补码表示法** 的方法来进行减法计算。当需要进行减法时,输入数据会先经过取反并加上1的操作转换为其对应的负数形式(即补码)。这一过程可以通过异或门 (XOR Gate) 和一组固定的常量输入完成[^1]。 具体来说,在每个比特置上设置一个 XOR 门连接到被加数/被减数的数据线上以及全局控制线 \(C_{in}\),如果此控制信号为低电平 (\(C_{in} = 0\)) 则正常传递原始数值;而高电平时(\(C_{in} = 1\)), 它会对每一数据按求反从而形成所需的补码结构用于后续处理阶段中的累加步骤之中[^2]. #### 主要组成部分 整个系统可以分为以下几个主要部分: 1. **全加器阵列**: 构成基本算术单元的核心组件, 负责逐相加两个八宽的数据流及其来自低产生的进标志. 2. **控制线路**: 提供必要的配置选项给用户指定希望执行何种类型的数学变换—无论是简单的增量更新还是复杂的差额评估. 3. **输出寄存器**(可选): 存储最终结果直到下一个周期到来之前保持稳定状态以便进一步读取或者参与其他复杂算法流程当中去. 以下是简化版Python模拟代码展示如何使用列表推导式快速创建这样的行为模型: ```python def eight_bit_add_sub(a, b, subtract=False): result = [] carry = 0 if subtract: b = [(bit ^ 1) for bit in b] # 取反B向量准备做补码运算前准备工作 carry = 1 # 初始化借为'1', 准备好下一步骤里的补偿动作 for i in range(len(a)): sum_ = a[i] ^ b[i] ^ carry # 当前总合等于A,B两组对应元与携带值三者之间相互作用后的产物 carry_next = (a[i] & b[i]) | ((a[i] ^ b[i]) & carry) # 新一轮循环即将使用的携入值取决于现有条件组合而成的关系表达式 result.append(sum_) carry = carry_next return result[::-1], bool(carry) # 测试例子 print(eight_bit_add_sub([0]*8,[1]+[0]*7,True)) ``` 上述函数接受三个参数分别是第一个操作数`a`,第二个操作数`b`还有布尔型变量`subtract`. 如果后者设定了True那么就代表我们要尝试一次完整的减法规则应用; 否则默认情况下只单纯地叠加两者而已.
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