Verilog
1、
先定义计数器,保证下面能够利用他做case,四种情况,则[1:0] cnt;
之后开始计算,利用拼接,还可以用移位,如下:
2、
两个输出,两个输入,将d拆分用寄存器d0-d3存,valid也有reg存,最后assign将reg送入valiout和out
testbench写法
首先在testbench的模块里,输入输出列出来,输入用reg,输出用wire,分号结束,并定义时钟翻转延时#5
接下来初始化
测试sel变化的时候,d是否跟着变,#10是一个时钟周期
最后$stop 或者 $finish结束。
3、
有符号数,定义时候要加signed,若过程中有无符号数参与,无论是加还是减,都最终变成无符号数。
py
import math
a=math.pi = 3.1415926
保留2位小数 round(a,2)
range (a, b)指的是(a,b-1)的列表。