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RSS订阅原创 蓝桥杯嵌入式省赛程序题（持续更新中...）
题目分析主要用到了按键：按键扫描，消抖处理 + 每个按键执行的任务LCD：按照要求实现两个显示界面即可LED：在按键按下的条件下，点亮或熄灭某个灯ADC：获取R37输出的电压值，并以此控制PWM输出信号占空比PWM：通过PA6和PA7引脚输出频率和占空比一定的波功能模块key创建工程按键刷新时间不大于100MS按键扫描函数LCD添加lcd.c文件刷新时间100ms首先编写符合题目要求的LCD的两个显示界面void task_display(void){ if(LCD_
2022-03-20 21:57:54
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原创 蓝桥杯备赛1
https://blog.csdn.net/Zach_z/article/details/80548423基础部分之基础部分学习LED8种工作模式——输入模式浮空输入：管脚什么都不接，浮空着上拉输入：把电位拉高，拉到Vcc下拉输入：把电平拉低模拟输入：通过模数转换，转换成数字信号，应用ADC模拟输入，或低功耗下省电8种工作模式——输出模式开漏输出： IO输出0接GND，输出1悬空，其吸收电流的能力相对强推挽输出：IO输出0-接GND，1-接VCC，可以输出高电平低电平，连接数字器件
2022-03-06 21:53:04
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原创 STM32-FPGA_SPI
这里是单片机做主机，FPGA做从机SPI_写（由单片机写入FPGA）在此之前，先介绍基本的读写函数spi_wr_32bit_MSB_first（B1,B2,B3,B4) 和spi_wr_1bit_cmd_read_16bit()读时序(32位）void spi_wr_32bit_MSB_first(unsigned char B3,unsigned char B2,unsigned char B1,unsigned char B0){ int i = 0, j = 0; unsig.
2021-10-06 10:22:46
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原创 多周期DDS
实验要求什么是多周期DDS不是每个clk周期电路都会工作，dds使能并不是clk，而是若干个clk周期设计过程要求一 采样率：简单的理解就是，一个正弦波，每个周期采多少样值（相邻两采样点间隔的时间）要求采样率为8k，我们只要将dds的使能置为8k的时钟即可，将50M的晶振时钟分频成8k 的时钟，如下图要求二 100，200…700 Hz的单音正弦信号要求三 每个频率维持20ms，且能自动循环将时钟继续分频，得到间隔为20ms的时钟信号module cnt_loop( CL
2021-08-16 17:50:04
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原创 测占空比和测相位差
测占空比占空比= 一个周期内高电平时间 / 一个周期总时间但是时间是不容易测量的，且一个周期内的测量误差可能较大，我们可以让50M晶振时钟在待测信号内计数占空比= （ 一个闸门时间内） 高电平计数 / 总的计数次数主要模块与频率计类似，可参考https://blog.csdn.net/m0_54963930/article/details/119004776?spm=1001.2014.3001.5501测两个信号相位差有了测占空比的基础，我们可以用这个思想测量两个信号
2021-08-08 20:51:41
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原创 FPGA SDR 实验 音频DDS合成
和DDS信号发生器原理类似，是合成指定频率音频正弦信号整体前半部分是dds生成一定频率的正弦信号，接着将8位的正弦信号拓展为16位信号后半部分是cs4334，把并行输入的左右声道数据映射为I2S格式输出DDS略I2S接口格式I2S(Inter—IC Sound)总线, 又称集成电路内置音频总线，是飞利浦公司为数字音频设备之间的音频数据传输而制定的一种总线标准。IIS总线接口可作为一个编码解码接口与外部8/16位的立体声音频解码电路（CODEC IC）相连。I2S有3个主要信号• 2.
2021-08-08 20:36:33
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原创 基于FPGA的存储式示波器设计
基本原理信号发生器经ADC采样后进入FPGA，存储到RAM里，再通过SPI通信，让单片机读取RAM里已经存储的数据，并显示出来FPGA部分采样及存储部分信号通过同轴电缆由AD口输入，经过AD变换后进入FPGA板，经过触发模块后进入时间基准模块时间基准模块中有一个状态机和一个RAM，RAM存满一次后就可以当成ROM，将里面的数据读出来，送到单片机上显示这里面有两个重要的控制信号START和RAM_FULL，控制着单片机和FPGA之间通信的时序SPI通信部份单片机部分1是通知FPG
2021-08-01 20:24:30
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原创 FPGA-STM32-SPI通信
SPI，是英语Serial Peripheral Interface的缩写，顾名思义就是串行外围设备接口。SPI，是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性，现在越来越多的芯片集成了这种通信协议。...
2021-07-25 13:44:05
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原创 基于FPGA的数字等精度频率计
测频率的原理传统测量方法1、直接测频法直接数在闸门信号内有多少上升沿，但这样总有1个信号的误差，如果在高频域，则相对误差比较小，但如果在低频域，相对误差就会比较大。2、测周法即在一个被测信号的周期内，测量基准时钟的个数，得到被测信号的周期，再将其转化为频率。此种方法适用于测量低频信号，但同时也会带来测量速度过慢的问题，误差来自一个系统基准时钟。所以，高频适用测频法，低频适用测周法，但是低频和高频的界限难以界定，也比较麻烦，所以需要新的方法、等精度测量法测量的相对误差与输入信号的频率大小无关
2021-07-22 20:42:09
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原创 FPGA SDR 实验 并行ADC、DAC
实验目标：• 掌握并行DAC、ADC的接口时序• 用DDS合成信号，经过DAC输出• 用ADC采集信号• 使用SignalTAP在时域观察信号• 使用Matlab在频域观察信号原始实验50M晶振——经过FPGA片内的锁相环——倍频得到80MHz的DAC时钟，分频得到20MHz的ADC时钟DAC时钟：用FPGA的逻辑对内部的80MHz时钟反相作为DAC芯片时钟，用于满足DAC数据的建立-保持时序ADC时钟：ADC时钟同样进行反相，作为ADC接口逻辑的驱动时钟分别编写时钟管理模块，DD.
2021-07-16 13:03:02
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原创 基于FPGA的DDS参考设计
在Verilog中，wire永远是wire，就是相当于一条连线，用来连接电路，不能存储数据，无驱动能力，是组合逻辑,只能在assign左侧赋值，不能在always @ 中赋值；但reg可以综合成register，latch，甚至wire(当其只是中间变量的时候)，可以用于组合逻辑或者时序逻辑，能存储数据，有驱动能力，在always @模块表达式左侧被赋值。两个共同具有性质：都能用于assign与always @模块表达式的右侧。...
2021-07-13 15:51:40
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原创 FPGA电路开发入门实验
FPGA 电路开发入门实验实验一、FPGA项目创建、编译和下载新建一个BDF文件，可以直接添加元件，对应引脚连接，指派引脚，编译，下载即可学生实验：用1个拨码开关控制所有的LED灯亮灭一个input连接剩下的所有led输出端口即可控制所有灯的亮灭实验二、FPGA译码器组合逻辑仿照本实验，请完成以下任务• 1、放置2个2-4译码器模块，则总共有2组SW，每组2个，2组LED，每组4个，每组SW分别控制其对应的LED组。• 2、参照代码，设计一个3-8译码器，完成类似的拨码开关实验。注意
2021-07-11 11:22:18
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原创 Verilog RTL 代码设计新手上路
Verilog RTL 代码设计新手上路一、多路选择器代码module mux( IN0 , // input 1 IN1 , // input 2 SEL , // select OUT ); // out dataparameter WL = 16; // 输入输出数据信号位宽input [WL-1:0] IN0, IN1;// 选择器的两个输入数据信号input SEL;
2021-05-21 14:29:14
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空空如也
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