m0_57434464的博客

原创 raw8灰度转伪彩色的实现

3. 在block design 设计的时候发现后面需要32位，可以从两个方面进行改变，第一个方面是可以直接在源代码中进行改变，第二个是在设计的过程中添加contact 和 constant 让高位全部是0 即可。2.从地址接收数据需要一拍的延迟，然后从rdata 到 rbg_data 需要一拍的延迟，所以使能信号需要两拍的延迟使其接受。1. dsi接受的数据是rbg 而不是rgb 所以我们需要对数据的位进行改变。那么为什么dsi接受的数据要设置为32位呢不能设置为24位吗？

原创 赛灵思MIPI CSI2DSI 图像采集显示加上实现边缘检测算法2

data_reg中存储的是这一次传输需要写到sda传输线上的数据，在data_set_en脉冲到来后，将data_reg第31位赋值给sda。SCL：SCCB时钟线！对于本SCL中的时钟 它的高时期至少为0.6 本实验中设置为0.9，低时钟至少为1.3 本实验中设置为1.6.条件： 时钟上升沿到SDA 下降沿的时间最小0.6us 本实验设置为1.6us。SDA 下降沿时间到时钟下降沿的时间最小为0.6us 本实验设置为 0.9us。SDA：SCCB双向数据线 inout 可以接受外来传输的数据。

原创 赛灵思MIPI CSI2DSI 图像采集显示加上实现边缘检测算法1

复位成功后的等待状态，是因为驱动芯片在复位完成后还需要一段时间的初始化和稳定的状态，如果没有这个状态或是复位时间较短，可能会造成DSI TX IP 很快准备好开始了发送DCS命令包。fifo 中 96位信号的4个像素进行了颠倒，也就是{p3，p2，p1，p0} 颠倒位{p0,p1,p2,p3}，这是因为在fifo 在24 位写入96位读出的过程中，先写入的第一个像素会被放在96位的【95：72】 位置，以此类推，所以在输入的时候我们需要将最低为放到最高位。所以对于axi strea 是96bit！

原创 c语言练习

【代码】c语言练习。

原创 shift register

从我的角度上来讲，一开始我多加了一个寄存器用来进行交换，后来寄存器之间相互交换也需要延迟，这就是我出错误的结果，不知道在实际的中能否直接进行赋值？要注意if的用法，在hdlbits中if语句中可执行的好像只能是一行，我会在接下来的实验中继续试验。shift18:考的就是逻辑移位和算术移位。

原创 Count clock

【代码】Count clock。

原创 HDLbitsCountbcd

原创 HDLbits计数器章节

这道题的精髓在于优先级，首先不管任何一个元件他的复位型号优先级都是最高的。1000模10计数器。关于例化不是很熟悉。

原创 边沿检测器

这道题就是考电路设计能力，我的电路设计能力很垃圾这道题对我来说也很重要，当作重要的习题记住。因为电路的重置元素，所以我们要设置好边线我一开始设置的1001后面一直报错。98ti:讲究的就是一个简单的异步复位。我们需要学习的是计数器应该如何写。很难的一道题关键步骤在或运算上。94ti：上升沿检测。

原创 hdlbits85tiDFF16E

写这道题要搞清楚他的并行，两个if就是一块执行，如果if，elseif就是顺序执行了在此题中不适合。学习的 过程就是不断试错。用case语句应该更加简单，在下次的练习中，我们需要尝试case语句。这道题我自己也是比较蒙的一道题，需要回顾一下reg和wire的用法。87ti:没什么好说的这道题，讲究的是两个关键点异步和及时。这道题的关键就是适当的用条件语句当作多路选择器。第一遍注重语法，第二遍注重试错和警告和错误。

原创 Hdlbits

84ti和83ti之间就是同步和异步之间的区别，异步的实时性更加强，所以我们在设计闹钟等需要用到异步。：这种题应该算作必刷题。76ti:注意卡诺图和问题的顺序不是很想，所以需要改变顺序。2.verilog语言中的规则begin和end作为括号存在。1.q中的值是要根据clk和d中的值进行变化的。

原创 HDLbits的一题

这道题非常的有趣，他让我们判断溢出的手法，那么在我们学习计算机组成原理的过程中，我们知道判断溢出有几种表示方式，但是就这道题来说我们可以用一下的方式。所以OF=两个数的最高位和两个数最高位相反，如果成立后说明这两个数溢出。首先要明白一个道理，溢出只会出现在两个正数相加和两个负数相加。

原创 HDLbits刷题系列

1.从这个图就能看出来，这个刷题网站到底有多么细节，在这道题中不用使用wire变量来声明变量，因为input和output 已经自动帮程序声明了，当然在之后的编程中，这也是很多工作者较多会出现的bug。中间又没有与门来隔断，所以之间赋值即可。下面是我写的代码系统给了一种代码方式也是非常的方便。2.声明变量注意点1：在你什么wire [3:0] A后，你不能继续在后面写 A [3:0]了，这是不合法的。声明变量注意点2：还是那个问题，小心只是assign只会给你后面赋值1位，

原创 Verilog学习日记2

再写实例一花费我的时间最长，因为要正规自己的代码，所以在改变了CLK的名字后，我发现运行总是没有数据，于是我去了testbench中又做了修改，testbench中的修改比较简单，你只需要重新例化时钟和复位型号的名字即可；下面是我的testbench文件。这两个实例写完，得到的结论是不管是在always语句内还是在两个always语句外，都是保持并行的状态是同时运行的状态。今天对于FPGA的学习没有昨天的头脑风暴，昨天的一道时钟选择器让我实现了接近两个多小时，keep moving。

原创 Verilog学习笔记

在设计代码中出现的问题倒是不多整个设计过程中的难点我觉得应该就是慢速时钟的设计，我的慢速时钟设计是参考了另外一位博主的。我一开始想在testbench中在重新定义一个慢速时钟，事实证明没有错误但是不是很可行。目前不认为在家庭日常生活中的会有一个机器有两个时钟，因为两个时钟不齐就会产生异步的情况，会出现大事故。看到文档后简单分析，我觉得可以叫做时钟选择器。将其转换为思维导图可以看到更加清楚。但是个人感觉，如果不是很熟悉的话，你可以用一个真值表可能会更加的直观。下面是我的设计部分的代码。特权同学的课后练习题。