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module top( input sys_clk_50m, input sys_rst_n, output [2:0] vga_r, output [2:0] vga_g, output [1:0] vga_b, output vga_hsy, output vga_vsy ); vga_countroller uut_vga_countroller ( .clk(sys_clk_50m), ..
2021-11-27 22:25:16
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原创 FPGA 动态数码管 二进制转8421BCD码
module SHUMAGUAN( input rst, input clk, input [6:0] price_all, input [6:0] charge_money, input flag,//0,投的；1，找的； output reg [7:0] num,//段选 output reg [3:0] position//位选 ); reg [15:0]ms_count;//1毫秒计数器 reg [1:0] po_state;.
2021-11-15 21:05:43
1097
空空如也
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