柠檬水(●ˇ∀ˇ●)-CSDN博客

原创运行python程序时中途出现killed

记录一下跑深度学习第一次碰到内存不足的情况（以往out of memery都是out的显存）情况是这样的，我跑Hybridnets的源码的时候总是只能训练一轮，在跑验证集的时候就被killed了，我的batchsize和numworkers都改到1了，用监控显存的使用情况发现显存完全够用，确认不是显存的原因，于是直接下载了别人的weight拿来evaluation，结果是也被killed了，问题确实出现在模型评价阶段，使用监控内存占用情况，发现进程被kill之前内存占用不断上升直到溢出。

2024-05-04 08:37:31 526

原创【verilog】关于信号从x或z到0导致的触发情况总结

推论：初始时刻t_(0-) = x，因此若时钟信号t_(0+) = 0 相当于t = 0时刻发生了 x --> 0 的变化，可以触发下降沿事件。信号 0 --> x 或者 x --> 1 可以触发上升沿事件。信号 1 --> x 或者 x --> 0 可以出发下降沿事件。关于高阻态z也有类似的情形，在此直接给出仿真图，不再赘述。

2023-12-11 16:45:35 240 1

原创【Verilog】运算符 &&& 的用法

最近在学习verilog的过程中碰见了形如 a &&& b 的表达式，百思不得其解，一开始以为是。因此在使用逻辑与运算符时，需要注意操作数的类型。如果操作数是位向量，则使用。是位级逻辑与运算符，它对操作数的每一位进行逻辑与运算。最后再提醒一下在C++中没有 &&& 运算符，别记混了。是逻辑与运算符，它对操作数进行逻辑与运算。如果操作数是逻辑值，则使用。的每一位进行逻辑与运算。

2023-12-06 14:13:21 888 1