【verilog】关于信号从x或z到0导致的触发情况总结

关于不定态x的情形：

信号 0 --> x  或者 x --> 1 可以触发上升沿事件。

信号 1 --> x  或者 x --> 0 可以出发下降沿事件。

推论：初始时刻t_(0-) = x，因此若时钟信号t_(0+) = 0 相当于t = 0时刻发生了 x --> 0 的变化，可以触发下降沿事件。 

关于高阻态z也有类似的情形，在此直接给出仿真图，不再赘述。