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IC面试知识点总结
文章平均质量分 85
季月三吃蛋炒饭
这个作者很懒,什么都没留下…
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IC面试知识点之SystemVerilog部分
program对数据的采样会发生在。(6) SV中仿真的timeslot,在SV中,数据的采样、驱动以及信号变化等都是在时钟沿上完成的,但是在软件的仿真环境中无法做到真正的并行执行,因此在一个时间片中划分不同的阶段。(3) 为什么会有多个时钟块:因为对于不同的组件,他的总线的输入和输出方向有可能是不一致的,因此针对这些不同的组件,应该添加不同的时钟块加以区分,这里的时钟块起到了。因此,想要采样到稳定的设计的值,应该在时钟沿的上一个时钟片中的postpone区域采样(使用1step延时),然后在时钟沿后。原创 2023-09-24 22:27:55 · 359 阅读 · 1 评论 -
IC面试知识点之Verilog设计部分
else if((empty==1'b0&read==1'b1) && (full==1'b0&write==1'b1)) //同时读写,计数器不变。if(full==1'b0&write==1'b1) //这段代码的意思是非满写使能,将输入数据写到写指针对应的ram中。在多级DFF中,每个DFF都需要一定的时钟到输出延迟时间。else if(empty==1'b0&read==1'b1) //这段代码的意思是非空读使能,将读指针对应的数据取出,送往输出。原创 2023-07-21 11:29:14 · 242 阅读 · 1 评论