FPGA实现开关控数码管输出显示

module smg_display(key_1,key_2,key_3,key_4,seg);
    
    input  wire  key_1;
    input  wire  key_2;
    input  wire  key_3;
    input  wire  key_4;
    
    output  reg  [6:0] seg;
    //以下依次定义15个参数
    parameter seg_0 = 7'h3f;
    parameter seg_1 = 7'h06;
    parameter seg_2 = 7'h5b;
    parameter seg_3 = 7'h4f;
    parameter seg_4 = 7'h66;
    parameter seg_5 = 7'h6d;
    parameter seg_6 = 7'h7d;
    parameter seg_7 = 7'h07;
    parameter seg_8 = 7'h7f;
    parameter seg_9 = 7'h6f;
  
    parameter seg_A = 7'h77; 
    parameter seg_B = 7'h7c;
    parameter seg_C = 7'h39;
    parameter seg_D = 7'h5e;
    parameter seg_E = 7'h79;
    parameter seg_F = 7'h71;
    
    always@(key_1,key_2,key_3,key_4)//也可用always@(*)代替
    begin 
      case({key_1,key_2,key_3,key_4})//case语句依次赋值
      4'b0000:seg<=seg_0;
      4'b0001:seg<=seg_1;
      4'b0010:seg<=seg_2;
      4'b0011:seg<=seg_3;
      4'b0100:seg<=seg_4;
      4'b0101:seg<=seg_5;
      4'b0110:seg<=seg_6;
      4'b0111:seg<=seg_7;
      4'b1000:seg<=seg_8;
      4'b1001:seg<=seg_9;
      
      4'b1010:seg<=seg_A;
      4'b1011:seg<=seg_B;
      4'b1100:seg<=seg_C;
      4'b1101:seg<=seg_D;
      4'b1110:seg<=seg_E;
      4'b1111:seg<=seg_F;
      default:seg<=seg_0;
      endcase
    end
endmodule