HDLBits题目-2.Zero

Zero

题设中，要求我们搭建出一个不含输入与输出端口，但输出恒为zero(0)的电路。

2.Problem Statement
Build a circuit with no inputs and one output that outputs a constant 0.
Code

mdule top_module(output zero);
	assigen zero = 1`b0;
endmodule

Result

可以看出，我们的输出与Ref是一致的，即输出一直是0。

PS
在Zero部分，HDLBits在开头区分了一下Verilog-2001与Verilog-1995的一个小区别之一（需要强调的是HDLBits用的是Verilog-2001）

Verilog-1995

module top_module(zero);
	output zero;
endmodule

Verilog-2001

module top_module(
	output zero
	);
endmodule

Return 0;