HDLBits-3.Wire

Wire

题设中要求我们搭建一个含有一个输入与输出的，与导线功能类似的模块。

3.Problem Statement

Create a module with one input and one output that behaves like a wire.

Code

module top_module(input in,output out);
	assign out = in;
endmodule

Result

可以看出，此时的输入与输保持一致了，说明此时的module确实和一个导线的功能类似。

总结

在Wire这块中，HDLBits讲解了wire在模块中不同于物理中的导线（双向），而是有向的单向导线，说明了信息在上面只往一个方向流动。并给出了Verilog中的“continuous assignment”(assign left_side = right_side).

return 0