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RSS订阅转载 FPAG中的时序约束学习
引入Post-fit Netlist的过程是从一次成功的时序收敛结果开始，把特定的一组逻辑（Design Partition）在FPGA上实现的布局位置和布线结果（Netlist）固定下来，保证这一布局布线结果可以在新的编译中重现，相应地，这一组逻辑的时序收敛结果也就得到了保证。成功的LogicLock需要设计者对可能的时序收敛目标作出预计，考虑特定逻辑资源（引脚、存储器、DSP）与LogicLock Region的位置关系对时序的影响，并可以参考上一次时序成功收敛的结果。这是最基本的，所以标号为0。
2023-10-25 16:57:31
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原创 FPGA 图像处理之“九宫格”
九宫格构图作为摄影中的重要辅助工具，因此现如今基本所有的手机相机中都带有九宫格。九宫格又称“井”字构图，九宫格构图是在上、中、下、左、中、右三分法的基础上衍生出来的。图中四个交叉点称为趣味中心，四个点都符合“黄金分割定律”，拍摄中可以安排相应的拍摄“主体”，在对应的位置，使主体更容易被识别，达到突出拍摄主体的目的。图像加上九宫格，从FPGA的角度来说，无非就是将图像的行有效区、场有效区各自均分为三份，在对应的某行和某场给一个固定值，一般情况为白色。根据图像数据中的VS，HS，DE来对行场进行计数。
2023-07-05 11:35:20
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原创 关于Verilog语法之“`ifdef”“`ifndef”“`define”“endif”的理解
Verilog “`ifdef”“`ifndef”“`define”“endif”
2023-05-17 15:46:08
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空空如也
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