拾陆楼-CSDN博客

原创 Calibre：soft check

soft check检查在lvs检查中属于必看的类型，往往是因为衬底没有硬连接，接pg stripe造成的。1）这是一个power switch，错误的原因是switch的输入power pin没有接stripe。2）另外，最常见的是power rail没打stripe，导致衬底没接电。1）问题在ntap上，也就是着重检查power pin相关的连接。2）坐标，通过坐标能很快定位到具体的instance。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2024-07-19 15:58:56 1083

原创 virtuoso：Schematic Editor如何find object

这种办法应对大型设计来说速度更快，但仅局限查找在顶层有信号输入输出的instance，我们需要知道inatance有什么特殊的net是接到顶层的，比如一个io/ip/block的pg net或者signal net，在顶层找到它，然后高亮，一层一层的去找，可以能很快找到需要的instance。Edit - Find打开schematic find页面，根据找的内容去设置参数。在schematic中凭肉眼找东西是不现实的，这里提供两种find方式。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2024-07-19 15:41:59 54

原创 virtuoso：Schematic Editor创建global net

模块的电源地在top层写网表的时候没写出来，重新导入一遍网表转schematic太耗时间，可以在schematic的模块层出pg pin的位置创建global的pg net。点击hide把net name放置到刚画的net上，check&save即可。Default Net Name 使用netname!的形式，例如VDD!我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？Property Name填net name。在pin上拉出net。

2024-07-19 15:06:16 27

原创 innovus：给指定net设置ndr并绕线

创建好ndr rule之后，用setAttribute设置net的non default rule属性。用selectNet $netname选中net，然后用detailRoute -select即可。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2024-07-19 14:52:46 103

原创 innovus：如何获取clock net的route_type和clock name

如何获取clock net是什么route type又对应什么clock 呢？可以借用get_ccopt_clock_tree_nets命令，结合简单的脚本循环一下即可。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2024-07-19 14:45:09 309

原创 VCLP报告解读

我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？常见的VCLP错误无非是两种，接错电/插错buffer，接错电很好理解，UPF中定义了instance要接什么PG，但是PG netlist中连接错误，插错buffer也有两种，isolation cell前插buffer，以及always on信号被插入了普通buffer。

2024-07-14 14:39:06 618

原创 ICC2：no path与scenario status

有星球小伙伴提问为什么pt能报出来path而ICC2报告不出来，排除两边sdc约束不同的问题，那就是ICC2并没有设置好scenario status，最后发现是没有设置scenario status active true导致的。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2024-07-11 10:31:26 34

原创 ICC2：如何设置don‘t use

set_dont_touch [get_lib_cells */xx] true是有don't use效果的，还有set_lib_cell_purpose -exclude cts/optimization/hold [get_lib_cells */xx] 也有这个效果。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2024-07-11 10:18:21 28

原创 ICC2：如何检查input floating

我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？input接net没driver的情况。

2024-07-11 10:12:02 131

原创 IC后端设计中的shrink系数设置方法

一般scale factor都是在RC model（itf、tluplus、nxtgrd等）文件中设置好的，但不排除一些工艺使用的与pre shrink工艺相同的规则文件，需要人为在后端环境中手动设置，RC model文件中设置好后，环境中重复设置会报错，工具会给出提示，已经有过设置了，工具会忽略人为设置或者需要删除环境中的设置重新跑。qrc文件是可以从ict文件转换的来，通过阅读ict文件，找到layout scale设置来确定是不是需要手动设置scale factor。

2024-07-11 09:59:22 593

原创 ICC2：split_fanout如何插inverter pair

然而，就这样工具也不会给插inverter pair，只会插一个，但通过下两次同样的命令就可以实现inverter pair了，按理说，插一次inverter 驱动load list的net name就变了，再下一次split_fanout指定同一个net应该失败才对，但工具就是这么不讲理，下两次相同的命令就实现inverter pair了。星球小伙伴在使用过程中发现split_fanout指定lib cell为inverter类型之后，工具没办法插inverter pair，这样的话，功能就会出现错误。

2024-07-10 15:09:27 39

原创 innovus：database(enc.dat)中丢失ccopt文件夹怎么办？

source一下ccopt spec 文件重新saveDesign就可以了。还有个办法，从别的有ccopt目录的database里拷贝过来也可以直接用。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2024-07-10 14:48:20 97

原创 virtuoso：layout如何做flat修drc

有些drc在virtuoso layout中修更节省时间，比如遇到一些via array需要做删改时，发现工具把via array做成了一个cell，如图。去改cell可能会影响很多via，所以最好的办法是做flat，去调整cut，比如删除。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2024-07-10 09:58:19 28

原创 ICC2：ignore pin的设置

需要注意的ignore pin在ICC2中并不会影响clock 属性的传播，也就是说就算是设置在组合逻辑输入或者through pin上，在ICC2中其后面的sink pin仍然需要按照clock 属性transition去约束，net仍然要按照clock ndr去绕线。设置在组合逻辑的输入上，工具同样会在组合逻辑前面插一个guide buffer，但是这种情况下是会影响到后面sink pin的，组合逻辑后面挂的寄存器都无法长tree。设置简单，但，设置在不同位置产生的效果也是不同的。

2024-07-08 17:00:20 221

原创 innovus：ignore pin的设置与作用

在生成spec后工具会提示ignore pin的reson是user，即用户自定义，这里ignore pin同样作为sink type的一种，也就是说它就是clock tree的终点，后面的都不会按照clock 属性去检查。把ignore pin设置在combination cell上也一样，工具会把combination cell当终点，这点跟ICC2不同，需要注意。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2024-07-08 09:58:07 336

原创 ICC2：如何设置route_auto只绕线一轮？

星球小伙伴提问，如何设置route_auto只绕线一轮，想看一下short分布。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？设置detail route只绕一轮。关掉redundant via优化。

2024-07-08 09:46:48 110

原创 innovus：设置instance padding

前面文章讲到如何设置各种padding的方法，有星球小伙伴问道，为什么设置了padding工具仍然没有按照指定的间距摆放。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2024-07-08 09:42:55 215

原创 innovus：如何解决大小写重名问题

ICC2中可以使用change_name统一大小写，让net/inst/port/module name没有冲突，对应的innovus也有update_name命令来解决大小写冲突问题，防止lvs出错。一般会让大写的net name后面加个后缀_1，_2，比如NET1_1。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2024-07-08 09:37:50 116

原创 innovus：通过dbGet获取指定边上的port

$edge代表指定边"0 1 2 3 ..."，以矩形为例，原点在左下角，0就代表左边，1代表上边。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？这里需要注意的是terms与{之间需要有空格。

2024-07-08 09:17:57 132

原创 STA：延迟为什么会有负值？

这个问题就是典型的SI问题，受SI影响，与hold 分析而言data path上的Delta delay就是负值，抵消掉cell delay，在不展开path的情况下看到的incr一栏显示的就是负值了。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2024-07-08 08:59:35 39

原创 innovus：报告skew group平均tree长度脚本

通常给top做cts时需要反标clock network delay，也就是block内平均的tree长。以下是报告平均长度的脚本。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2024-07-03 13:40:07 484

原创 innovus：timing报告的精度如何设置

report_timing，report_net，report_cell_instance_timing，report_clocks的报告都可以用这个修改精度，最大是8。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2024-07-03 10:11:02 275

原创 redhawk：tech file与lefdef layer name不匹配问题

一些工艺厂商给的redhawk tech file是加密的，读完tech file再读lef/def会报错，根本不知道问题在哪，他们一般会搭配给一个layer map，用来匹配tech file和lefdef的layer name。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2024-07-02 14:32:43 195

原创 LVS FILTER UNUSED OPTION

这个n11ll_ckt属于FILL4，这个smic40工艺的fill从命名上看与normal filler无异，然而它确是个decap，需要写到网表里，不然就会报告这个LVS问题。一般后端遇不到这个问题，因为通常是需要写到网表中的decap没有写出来造成的，如下图。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？其中AG对应普通filler，AB对应decap。过滤一些版图与spice网表对不上的器件。

2024-07-02 10:14:28 207

原创 ICC2如何写出floorplan信息

不用-exclude 的话rows_tracks / vias /blockages / routing_rules信息都会写出去，即便用了-include ｛macro ports｝也不行，所以不介意这些东西的话可以用以下两种种def方式去写floorplan。write_floorplan用法和write_def一样，因为写出来的文件夹里就包含def，用write_floorplan的好处和innovus saveFPlan一样，都能写出voltage area和bound信息。

2024-06-20 15:54:41 64

原创 innovus如何写出floorplan信息

innovus defOut默认不会保存scan chain信息，需要价-scanChain才行。writeFPlanScript比saveFPlan可操作行更强，需要写出去的用-selected或者-section {block pins io_pad boundary ...}写出去即可。有fence/region等placement constraints的设计需要用saveFPland的方式保存，其中instance部分，physical only cell是会写进去的。

2024-06-20 15:35:15 182

原创 ICC2如何写DCG需要的floorplan信息

前两条都可以写到def里，电源域需要用脚本处理，这里分享一下脚本。1）fixed属性的port和mem / ip / io。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？DCG需要哪些floorplan信息呢？2）boundary信息。

2024-06-20 14:27:23 46

原创 ecoAddRepeater -loc与-offLoadAtLoc的区别

如上图，1234为四个input term，在红圈的位置插一个buf，如果使用-loc，那么这个buf的输出驱动的就还是1234四个input，如果使用-offLoadAtLoc那么这个buf就只驱动1这一个input term。都是指定插buf/inv物理位置，区别在于前者用于插buf/inv驱动原始net所有的input term，后者用来驱动部分input term，具体驱动哪些是根据buf/inv线上位置而言的。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2024-06-20 14:09:12 562

原创 innovus：如何设置timing报告格式

在flow中添加如下设置即可设置好timing report的格式。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2024-06-20 13:44:58 420

原创 innovus：route secondary pg pin

route secondary pg pin，如果max_fanout＞1工具会先绕到trunk上，这里不建议把fanout设置太大，会有ir问题，如果＝1，工具会直接绕到pg grid上，比如power rail或stripe。#设置ndr rule，具体绕线层次跟signal绕线层次相同即可，考虑aon power stripe层次，可以进一步限制层次范围，如果只对welltap或endcap pg pin绕线，可以不做第三步的ndr。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2024-06-13 15:02:39 383

原创 ICC2：如何获取get_xx -filter后可用的属性有哪些？

list_attribute -app -class $class 可以查询指定class有哪些attribute。list_attribute -help可以查询都有哪些class。这种直接告诉你指定cell有哪些属性，以及对应的值是什么。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？或者直接用list_attribute也可以。

2024-06-13 14:59:11 56

原创如何获知lib cell的用途

除了databook可以查询cell的用途外，还可以通过在pr工具中获取lib cell属性的方法知晓其用途。通过看is_xxx，获取其信息，是否是buf/inv，是否是组合逻辑，是否是时序器件等等。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？分析办法原理与ICC2一致。

2024-06-13 14:52:12 65

原创 setOptMode -holdTargetSlack与-holdSlackFixingThreshod

holdTargetSlack与-holdSlackFixingThreshod这两个option都是针对hold slack的，前者限制slack的目标，默认是0，也就是说工具尽可能会收敛时序，后者默认是-10000，意思是violation大于这个10000都不去修，用户可以自行限制这个阈值，让工具不去修一些violation比较大的path。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2024-06-13 14:45:44 344

原创 pvt对net delay的影响

这个其实是个误区，相同RC corner情况下我们看report_delay_calculation -from -to去报告net arc看net delay时，因为不同的pvt导致driver和loader的pin cap发生变化，所以报告中能清楚看到变化和不变的数据。wire cap/total res / wire total RC没有变化（意味着spef相同，既RC corner未发生变化）pt中在同一个corner下的net的为啥在min和max的情况下读RC值是不一样的呢？

2024-06-04 17:21:00 208

原创 innovus：max_delay与path adjustment

一些过约束的path，比如端口in/out上的时序，我们需要让它更乐观以免过修浪费资源，反而让需要clean的path没修干净。这时候我们常用set_path_adjust_group和set_path_adjust命令。sdc中通常也会对input/output 端口做max delay约束（report中以path delay形式存在），让data path长度合乎要求，这个值和path group adjustment是可以同时存在的。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2024-06-04 15:50:32 489

原创 innovus：update_rc_factor失效原因解析

讲到这问题就很明了了，这位同学使用了qrc文件，默认的effort level是medium，然而update rc factor只设置对应low的rc factor，所以update前后，timeDesign没有任何变化。2）设置两个值，对应的是effortLevel low和medium的rc factor，此时high level对应的rc factor是默认的1。1）postroute部分只指定一个值时，对应的是setExtractMode -effortLevel low的rc factor。

2024-05-22 15:07:25 370

原创 ICC2：如何创建hyper row（多种row交错存在）

工具的row高度是根据tf文件中site（unit）来自动生成的，当用到不同高度的std cell，会有不同高度的row重叠，其中1x和2x的组合是最多见的，那么如何产生这样一种组合，即1x和2x或其他高度row的交错组合呢？我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2024-05-22 10:32:04 51

原创 v2lvs用法

v：输入pr网表，需要剔除没有mos管结构的普通filler/tap cell/endcap等。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？-o：输入verilog网表转换后的spice网表。

2024-05-22 10:20:36 294

原创 PT：pt write_change to innovus 脚本

我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2024-05-10 11:10:31 476

原创 innovus：reclaimArea优化面积

工具在绕线前后由于线上延迟计算的差异，前后修hold会有一些过修的delay cell可以通过reclaimArea删掉，当然setup余量足够的path也可以通过这个命令进行down size。innovus推荐使用optDesign优化面积，对应需要设置setOptMode -reclaimArea true。在route后可以用-maintainHold选项让工具考虑hold 余量。当然，工具也提供单独的优化命令: reclaimArea。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2024-05-09 14:38:27 453

ESD Protection and I/O Design

This tutorial will provide attendees with tools needed to take a device and circuit level understanding of ESD protection methods and implement them effectively in l/O designs for CMOS bulk technologies. Beginning with a review of common ESD protection strategies, the course will focus more directly on how to build ESD-robust I/O cells and how to integrate them on a full chip. The tutorial will cover various types of I/O pads including analog, RF and digital pads. Different types of ESD protect

2023-11-22

ESD经典教材 ESD Protection in CMOS Integrated Circuits

ESD (Electrostatic Discharge) Protection in CMOS Integrated Circuits 静电放电(Electrostatic Discharge, ESD) 是造成大多数的电子元件或电子系统受到过度电性应力(Electrical Overstress EOS) 破坏的主要因素。这种破坏会导致半导体元件以及电脑系统等，形成一种永久性的毁坏，因而影响集成电路(Integrated Circuits, IＣs) 的电路功能，而使得电子产品工作不正常。而静电放电破坏的产生，多是由于人为因素所形成，但又很难避免。电子元件或系统在制造、生产、组装试、存放、搬运等的过程中，静电会积累在人体、仪器、储放设备等之中，甚至在电子元件本身也会积累静电，而人们在不知情的情况下，使这些物体相互接触，因而形了一放电路、测径，使得电子元件或系统遭到静电放电的肆虐。如何才能避免静电放电的危害呢？除了加强工作场所对静电积累的控制之外，必须在电子产品中加入具有防患静电放电破坏的装置。首先必需考量这额外装置的效能，如何处理才能达到有效防护的功用。ESD Protect

2023-11-22

Flexible H-tree and Multi-Tap Clock Flow in Innovus (Legacy)

Purpose ....................................................................................................................... 5 Audience...................................................................................................................... 5 Terminology................................................................................................................. 5 Overview..........................................................................................................

2023-11-20

Clock Mesh Synthesis

Clock Mesh Synthesis Encounter Digital Implementation (EDI) System Cadence Design Systems, Inc. Application Note 1 Mesh Structure 2) Specifying clock mesh 3 Synthesizing Clock Mesh 1 Mesh Structure.................................................................................................................4 1.1 Overview – Multi-level structure............................................................. 4 1.2 Global Mesh structure...............................................................

2023-11-20

Innovus-naming-convention.docx

innovus instance 命名规则 Title The Naming Convention for Clock Tree Optimization Repeaters Description Question: When clock tree synthesis or clock tree optimization is run, a lot of buffers with the cto_st* naming convention are observed. For example, cto_st_384/A (INV_D8) cto_st_384/Y (INV_D8) What does the "cto_st" naming convention refer to? Answer: The clock tree optimization (CTO) structural balancing step adds cto_st_* repeaters. This step analyzes the clo

2023-10-30

空空如也

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SDF和SPEF文件详解.pdf

HierTopDownFlow_Slides_17.1.pdf

Tcl常用命令备忘录（拾陆楼）.pdf

集成电路物理设计physical design.pdf

Low Power Methodology Manual For System-on-Chip Design.pdf

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