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原创 innovus:route secondary pg pin

route secondary pg pin,如果max_fanout>1工具会先绕到trunk上,这里不建议把fanout设置太大,会有ir问题,如果=1,工具会直接绕到pg grid上,比如power rail或stripe。#设置ndr rule,具体绕线层次跟signal绕线层次相同即可,考虑aon power stripe层次,可以进一步限制层次范围,如果只对welltap或endcap pg pin绕线,可以不做第三步的ndr。我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?

2024-06-13 15:02:39 262

原创 ICC2:如何获取get_xx -filter后可用的属性有哪些?

list_attribute -app -class $class 可以查询指定class有哪些attribute。list_attribute -help可以查询都有哪些class。这种直接告诉你指定cell有哪些属性,以及对应的值是什么。我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?或者直接用list_attribute也可以。

2024-06-13 14:59:11 15

原创 如何获知lib cell的用途

除了databook可以查询cell的用途外,还可以通过在pr工具中获取lib cell属性的方法知晓其用途。通过看is_xxx,获取其信息,是否是buf/inv,是否是组合逻辑,是否是时序器件等等。我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?分析办法原理与ICC2一致。

2024-06-13 14:52:12 22

原创 setOptMode -holdTargetSlack与-holdSlackFixingThreshod

holdTargetSlack与-holdSlackFixingThreshod这两个option都是针对hold slack的,前者限制slack的目标,默认是0,也就是说工具尽可能会收敛时序,后者默认是-10000,意思是violation大于这个10000都不去修,用户可以自行限制这个阈值,让工具不去修一些violation比较大的path。我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?

2024-06-13 14:45:44 309

原创 pvt对net delay的影响

这个其实是个误区,相同RC corner情况下我们看report_delay_calculation -from -to去报告net arc看net delay时,因为不同的pvt导致driver和loader的pin cap发生变化,所以报告中能清楚看到变化和不变的数据。wire cap/total res / wire total RC没有变化(意味着spef相同,既RC corner未发生变化)pt中在同一个corner下的net的为啥在min和max的情况下读RC值是不一样的呢?

2024-06-04 17:21:00 169

原创 innovus:max_delay与path adjustment

一些过约束的path,比如端口in/out上的时序,我们需要让它更乐观以免过修浪费资源,反而让需要clean的path没修干净。这时候我们常用set_path_adjust_group和set_path_adjust命令。sdc中通常也会对input/output 端口做max delay约束(report中以path delay形式存在),让data path长度合乎要求,这个值和path group adjustment是可以同时存在的。我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?

2024-06-04 15:50:32 421

原创 innovus:update_rc_factor失效原因解析

讲到这问题就很明了了,这位同学使用了qrc文件,默认的effort level是medium,然而update rc factor只设置对应low的rc factor,所以update前后,timeDesign没有任何变化。2)设置两个值,对应的是effortLevel low和medium的rc factor,此时high level对应的rc factor是默认的1。1)postroute部分只指定一个值时,对应的是setExtractMode -effortLevel low的rc factor。

2024-05-22 15:07:25 310

原创 ICC2:如何创建hyper row(多种row交错存在)

工具的row高度是根据tf文件中site(unit)来自动生成的,当用到不同高度的std cell,会有不同高度的row重叠,其中1x和2x的组合是最多见的,那么如何产生这样一种组合,即1x和2x或其他高度row的交错组合呢?我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?

2024-05-22 10:32:04 20

原创 v2lvs用法

v:输入pr网表,需要剔除没有mos管结构的普通filler/tap cell/endcap等。我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?-o:输入verilog网表转换后的spice网表。

2024-05-22 10:20:36 186

原创 PT:pt write_change to innovus 脚本

我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?

2024-05-10 11:10:31 431

原创 innovus:reclaimArea优化面积

工具在绕线前后由于线上延迟计算的差异,前后修hold会有一些过修的delay cell可以通过reclaimArea删掉,当然setup余量足够的path也可以通过这个命令进行down size。innovus推荐使用optDesign优化面积,对应需要设置setOptMode -reclaimArea true。在route后可以用-maintainHold选项让工具考虑hold 余量。当然,工具也提供单独的优化命令: reclaimArea。我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?

2024-05-09 14:38:27 398

原创 PT:fix_eco_power用法

我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?ICC2中没有直接修leakage/power的命令,需要在scenario status中设置leakage_power和dynamic_power的开关,结合place_opt/clock_opt.flow.enable_power true来使用。innovus中专门的命令可以去优化power,这个会专门开一篇文章分享。先介绍synopsys工具主动优化power的方式,PT:fix_eco_power。

2024-05-09 14:21:35 144

原创 ICC2:如何解决pin density过高引起的绕线问题

我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?为了追求极致的利用率,综合往往会使用大量的AOI/OAI等多pin cell,然而后端实现过程中,工具为了解决绕线难题,又会通过降低local density的方法实现反向奔赴,即便如此,绕线后仍会残留不少问题,其中以end of line和short为主。end of line的介绍前面有讲过不太严谨地说就是cell离得太近了,尤其是多pin cell。

2024-05-07 15:19:02 306

原创 ICC2:optimize_routability

在postroute阶段,一些pin access引起的绕线问题,通常以end of line和short/spacing的形式扎堆出现,总量兴许不多,但是反复绕线仍难解决,返回preplace去设置keepout margin或placement label又得不偿失,所以杨洋要手动调整cell位置,最近发现,工具提供这方面的优化命令,即 optimize_routability。2)optimize_routability -route可以实现legalize 后route eco的功能,

2024-05-07 15:09:25 42

原创 ICC2:自动摆port的命令

这里需要注意的是-side的side number指的是从左下角顺时针第一条边为1。我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?

2024-04-23 16:24:45 121

原创 Redhawk:ATE如何产生top level sta file

在ate config文件中set verilog_netlist / set spef / set timing_constraints部分需要填写top 和block的对应网表,spef和sdc,top和block数据填写没有顺序要求。”一文中介绍了ate的用法,可以应对block level的设计,但当需要做top level分析时,就需要对config文件做一定的修改。set ADS_ALLOWED_PCT_OF_NON_CLOCKED_REGISTER 30 (默认20)

2024-04-23 15:42:22 87

原创 ICC2:自动修transition脚本

此脚本的逻辑是抓取rpt中的pin,然后再抓取驱动名字,最后替换驱动来修transition,1.需要整理rpt文件,删掉开头结尾的注释,2.需要清楚工艺库的cell名字,自行匹配。## 一般驱动大小为偶数的lib cell存在,奇数驱动的不一定存在,所以提前判断一下。## regexp (.*)匹配D前面所有的字符,(\d+)匹配的是一个或者多个数字。我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?

2024-04-22 14:35:57 178

原创 大小写不规范引起的LVS问题

DC工具和ICC2写网表时都会给floating pin创建一个 "SYNOPSYS_UNCONNECTED_XX" 名字的net,如果二者不区分大小写时有相同名字出现LVS就会报错。ICC2工具也提供change_name功能,可以把命名风格固定在小写字母加数字的方式。综合网表不规范,大小写混用常导致LVS问题,比如两个端口clk和CLK只有大小写区别,PR工具是可以识别为两个端口的,只不过Calibre LVS默认不区分大小写,会报错。以ICC2为例,结合两种场景,展示不同解决方法。

2024-04-22 14:31:04 457

原创 innovus:手工做tree如何route clock tree

手工长tree调整 clock cell位置后,要进行clock route可以使用route_ccopt_clock_tree_nets命令,但这个时候会报告。只需要简单运行一下ccopt_design -check_prerequisites就行了,这个命令不长tree,只做分析。我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?

2024-04-17 15:31:31 378

原创 innovus:NRDB-2276 special net route layer与NanoRouteMode route layer冲突问题解决方法

NanoRouteMode中设置绕线层次2-6,但是被动到的special net有8-11的preferred route layer,这个层次可能是create_route_type+set_ccopt_property -net_type 定义的。二者绕线层次范围有冲突,导致在调整过这条net后再绕线就会提示失败。然后再下route_design 等route命令去绕别的net。我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?

2024-04-17 15:27:13 311

原创 innovus:postRoute阶段删除冗余的hold buffer

这里的hold buffer不全是post route修hold的结果,也有可能来自post cts阶段,如何删除这些path有timing margin的冗余buffer呢?setOptMode -postRouteAreaReclaim holdAndSetupAware (默认是none,工具不会做area reclaim)在timing signoff阶段会遇到局部因为hold buffer过多密度过高无法进行size cell/insert buffer的情况。

2024-04-17 14:54:15 380

原创 innovus:addRepeaterByRule用法

我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?addRepeaterByRule不管transition/timing violation,只根据约束的length/cap/fanout等等去给net 插buffer。

2024-04-12 09:47:42 374

原创 ICC2:根据pin access问题自动设置placement label与keepout margin方法

我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?工具提供命令create_abut_rule根据std cell 的pin access自动设置keepout margin和placement label,能有效解决pin density引起的congestion问题。

2024-04-12 09:40:06 170

原创 Calibre:如何在runset中设置LVS box

通常我们会保存runset文件,以便再次启动Calibre runLVS时能直接获取设置好的文件路径等信息。我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?

2024-04-11 10:27:31 246

原创 Virtuoso: VerilogIn网表instance不全导致的LVS错误

工具并不会报错,使用pr工具写网表时,需要把decap等physical only cell也写出来,如果给定的列表缺少部分cell类型,virtuoso import verilog虽然不会失败,但是lvs会报错。使用Virtuoso Import Verilog时如果遇到参考库不全的情况VerilogIn就会失败,但如果verilog 网表本身缺东西呢?我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?

2024-04-11 10:12:57 341

原创 innovus:add text脚本

我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?

2024-04-02 11:52:52 386

原创 innovus:streamOut gds中pg text带有冒号(:)解决办法

streamOut后查看layout,发现部分PG text后面加了冒号,比如VDD: / VSS:。当然,这个问题还有另一种解决办法,就是通过脚本给terminal打text再streamOut。我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?

2024-04-02 11:21:40 444

原创 innovus:IMPSP_9099 / IMPSP9100问题解析

这个 -place_global_ignore_scan 要设置成false才行,如果不耽误跑就不需要管这个error了,如果跑不下去,建议断开scan 信号的连接。工具检测到网表里用了scan DFF(有Si So pin),而且连接了,但你又没吃scan def,所以要报错。#下面脚本替换一下scan_in pin的名字就行。更多学习内容请关注「拾陆楼」知识星球。

2024-03-27 10:22:56 468

原创 innovus:setExtractRCMode -effortLevel

l medium- 调用 Turbo QRC (TQRC) extraction engine。l high- 调用Integrated QRC (IQRC) extraction engine。IQRC有更强的性能和精度,建议在ECO之后使用。l low -调用native detailed extraction engine,与指定-engine postRoute相同。l signoff -调用Standalone Quantus QRC extraction engine。

2024-03-27 10:20:11 338

原创 ICC2:postmask ECO参考脚本

更多学习内容请关注「拾陆楼」知识星球。

2024-03-26 10:49:40 207

原创 ICC2:postmask eco限制绕线层次

更多学习内容请关注「拾陆楼」知识星球。

2024-03-26 10:47:54 58

原创 ICC2:create terminal参考脚本

我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?

2024-03-12 10:54:16 123

原创 ICC2:function eco / premask eco参考脚本

我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?

2024-03-12 10:52:21 203

原创 innovus:如何用命令实现多边形floorplan

我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?

2024-03-11 09:32:04 680

原创 PT:dmsa如何设置don‘t use

我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?

2024-03-11 09:06:05 211

原创 report_timing报告里的& + *等反标symbol释意

2) +代表lumped RC反标,这是set_resistance或aet_load产生的。详细信息可以看下面问答内容,如果出现别的符号就需要注意,检查reoport_annotated_parasitics -check或read_parasitic -verbose。我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?(知识星球是一款付费学习平台)1) &代表spef RC反标,read_parasitic。

2024-02-29 14:50:33 215

原创 PT:set_dont_touch应用范围

设置在net上,这条net被禁止插buffer,这条net的driver 和load cell则可以size或移除。pt的set_dont_touch不能应用在pin/port上,只能设置在net/cell上。设置在library cell上,所有reference name符合指定library cell的instance都有don't touch属性。当设置在instance上,这个cell不能size,移除,或者移动。设置在hier cell时,下层的cell都具备don't touch属性。

2024-02-28 09:51:35 165

原创 ICC2:Analyzing Power Network(PNA)

我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?ICC2支持基于power pad分析电源网络的方法,并通过报告和图示两种方法直观分析压降情况。

2024-02-28 09:38:36 166

原创 innovus:place阶段useful skew的作用

工具在ccopt_design时会使用useful skew去优化时序,这个值可能过于保守,于是在preCTS阶段可以使用如下命令让工具在maxAllowedDelay范围内写一个set_clock_latency的sdc出来。insertion_delay的设置的来源有三个。其中之一就是来自place阶段计算的useful skew(保存在xx.dat/mmmc/views/xx/latency.sdc中的set_clock_latency)我正在「拾陆楼」和朋友们讨论有趣的话题,你⼀起来吧?

2024-02-26 09:38:12 621

原创 formality:set_constant应用

如果upf不全,后端可能要自己定义一些pg port,这些pg信息属性如果设置成signal,或者干脆就是后端定义了一个外接的signal信号,那么formality就会因为这个问题不过。

2024-02-26 09:31:02 464

ESD Protection and I/O Design

This tutorial will provide attendees with tools needed to take a device and circuit level understanding of ESD protection methods and implement them effectively in l/O designs for CMOS bulk technologies. Beginning with a review of common ESD protection strategies, the course will focus more directly on how to build ESD-robust I/O cells and how to integrate them on a full chip. The tutorial will cover various types of I/O pads including analog, RF and digital pads. Different types of ESD protect

2023-11-22

ESD经典教材 ESD Protection in CMOS Integrated Circuits

ESD (Electrostatic Discharge) Protection in CMOS Integrated Circuits 静电放电(Electrostatic Discharge, ESD) 是造成大多数的电子元件或电子系统受到过度电性应力(Electrical Overstress EOS) 破坏的主要因素。这种破坏会导致半导体元件以及电脑系统等,形成一种永久性的毁坏,因而影响集成电路(Integrated Circuits, ICs) 的电路功能,而使得电子产品工作不正常。而静电放电破坏的产生,多是由于人为因素所形成,但又很难避免。电子元件或系统在制造、生产、组装试、存放、搬运等的过程中,静电会积累在人体、仪器、储放设备等之中,甚至在电子元件本身也会积累静电,而人们在不知情的情况下,使这些物体相互接触,因而形了一放电路、测径,使得电子元件或系统遭到静电放电的肆虐。如何才能避免静电放电的危害呢?除了加强工作场所对静电积累的控制之外,必须在电子产品中加入具有防患静电放电破坏的装置。首先必需考量这额外装置的效能,如何处理才能达到有效防护的功用。ESD Protect

2023-11-22

Flexible H-tree and Multi-Tap Clock Flow in Innovus (Legacy)

Purpose ....................................................................................................................... 5 Audience...................................................................................................................... 5 Terminology................................................................................................................. 5 Overview..........................................................................................................

2023-11-20

Clock Mesh Synthesis

Clock Mesh Synthesis Encounter Digital Implementation (EDI) System Cadence Design Systems, Inc. Application Note 1 Mesh Structure 2) Specifying clock mesh 3 Synthesizing Clock Mesh 1 Mesh Structure.................................................................................................................4 1.1 Overview – Multi-level structure............................................................. 4 1.2 Global Mesh structure...............................................................

2023-11-20

Innovus-naming-convention.docx

innovus instance 命名规则 Title The Naming Convention for Clock Tree Optimization Repeaters Description Question: When clock tree synthesis or clock tree optimization is run, a lot of buffers with the cto_st* naming convention are observed. For example, cto_st_384/A (INV_D8) cto_st_384/Y (INV_D8) What does the "cto_st" naming convention refer to? Answer: The clock tree optimization (CTO) structural balancing step adds cto_st_* repeaters. This step analyzes the clo

2023-10-30

innovus中ccopt常用设置选项.pdf

innovus 中ccopt常用设置选项

2023-10-30

icc_to_iccii_command_mapping_v4.5.pdf

ICC to ICC2 command mapping

2023-10-28

基于TSMC12nm的GPU低功耗设计与物理实现.pdf基于TSMC12nm的GPU低功耗设计与物理实现.pdf

基于TSMC12nm的GPU低功耗设计与物理实现.pdf基于TSMC12nm的GPU低功耗设计与物理实现.pdf

2023-10-27

SDF和SPEF文件详解.pdf

sdf和spef文件详解

2023-10-27

HierTopDownFlow_Slides_17.1.pdf

innovus partition flow介绍

2023-10-27

Tcl常用命令备忘录(拾陆楼).pdf

Tcl常用语法及命令示例解析,包含基础篇,格式篇,文件篇,列表篇,数组篇,流程控制篇和字符串篇

2023-06-19

集成电路物理设计physical design.pdf

集成电路后端设计知识点整理

2022-10-30

Low Power Methodology Manual For System-on-Chip Design.pdf

Low Power Methodology Manual For System-on-Chip Design.pdf

2022-10-25

空空如也

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