拾陆楼-CSDN博客

原创 PT: merge_models

我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2025-12-25 15:43:27 19

原创 innovus: 给power domain加placement gap以及route gap

rbk在pd外面就让$box放后面，rbk在pd里面就让$box在前面。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2025-12-25 15:12:24 123

原创静态时序分析: create_generated_clock用法详解

我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？生成时钟是基于主时钟(master clock)派生出来的，主时钟是create_clock来定义的，我们常用的分频时钟就是在分频电路后定义一个生成时钟，eda工具不会根据分频电路来计算它是几分频，所以需要create_generated_clock约束告诉工具。

2025-12-17 17:13:28 48

原创 ICC2: pin shape不在track上引起的drc如何解决？

我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2025-12-02 10:40:30 68

原创 ICC2: Multisource Clock Tree Synthesis

我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2025-10-27 17:13:04 175

原创用innovus write_lef_abstract写出不规则形状lef

试验下来，只要tech lef中添加overlap层定义即可，不需要write_lef_abstract -add_obs_layers OVERLAP，因为这个option同样需要lef中有OVERLAP定义。往期文章中我们介绍过如果切割不规则形状floorplan。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2025-10-24 17:52:46 133

原创 t12 low power design: power plan脚本分享(7) tap cell & route guide

我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2025-10-22 11:24:32 133

原创 t12 low power design: power plan脚本分享(6) power via

我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2025-10-22 10:51:23 82

PR工具通过current_design过得top cell name，在网表中搜索module top_cell_name，然后向下搜索指定port，举例来说，我们要找到spi_clk_dig[8]这个port接的instance pin name。由此可知，spi_clk_dig[8]接的是一个与门的输入pin，对应的instance pin为，isolate_latch/and_isolation/my_and/A。举例来说，一个instance name为a/b/c。

2025-10-20 10:43:57 204

原创 t12 low power design: power plan脚本分享(5) power switch

我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？拾陆楼知识星球入口set_app_options -name plan.mtmos.snap_to_via0_grid -value truederive_placement_blockages ;#给channel产生blockage，方便抓取channel，这里需要删除不必要的blkset upf "xx/block.upf"set in [open $upf r+]while {[gets $in line] >= 0} {if {[regexp c

2025-10-16 15:24:38 173

原创 innovus: createRegion

floating的作用是，当我们需要把指定module集中摆放，相对位置还是在指定box大小的矩形框里，但摆放位置需要工具自行判断时就可以加-floating。工具会把u_top/u_dsp_top/u_sub 下的inst放到{0 0 10 10}这个box里。请教下星主createRegion的命令-floating这个命令有什么作用呢。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？下图为设置floating前后对比。

2025-10-15 16:50:01 216

原创 ICC2: 如何均匀撒spare cell

另外，add_spare_cell默认是不能加到任何类型的placement blockage内部的，如需加到channel内的soft blockage内可以设置add_spare_cell -ignore_blockage_types {soft}要想均匀撒就得place前撒进去，撒的方式有两种，一种是随机撒进去，一种是一堆一堆的，每种cell type spare cell聚在一堆，区别是用-random_distribution还是-respective_window。

2025-09-19 13:40:41 201

原创 ICC2: Performing Multibit Banking

我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？ICC2可以把single bit的寄存器和小的multibit的寄存器替换成更大的multibit的寄存器，比如可以把8个1-bit的寄存器或者4个2-bit的寄存器换成一个8-bit的寄存器或者2个4-bit的寄存器。同样的工具也可以把level shifter和isolation cell的single bit换成等效的multibit。这种方法可以减少cell的面积，clock tree net的长度，以及clcok buffer的数量及功耗。

2025-09-18 14:46:54 870

原创 PR工具timing report中setup time的计算过程

然后去pr工具里报告report_delay_calculation/reportDelayCalculation -from related_pin -to constraint_pin。这里constraint pin就是D pin (D0 D1 D2 D3)，related pin就是 CK pin。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2025-09-18 14:20:32 298

原创 innovus: add_via_definition相关

我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？拾陆楼知识星球入口用户自定义的via_def往往基于lef中VIARULE，在此基础上做调整，比如cut_spacing，如下实际:VIARULE VIAGEN12 GENERATE; LAYER M1 ; DIRECTION HORIZONTAL ; OVERHANG 0.05 ; METALOVERHANG 0 ; LAYER M2 ; DIRECTION VERTICAL ; OVERHANG 0.05 ; M

2025-09-16 16:25:50 180

原创 ICC2: stripe下不放cell的方法

ICC2有两个option，place.legalize.avoid_pins_under_preroute_libpins 和place.legalize.avoid_pins_under_prroute_layers仅适用于legalize阶段，要实现place时stripe下不放cell还是要用上述脚本。ICC2不像innovus那样有直接的命令控制这个功能:setPlaceMode -place_detail_prroute_as_obs。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2025-09-15 14:53:51 131

原创 innovus: Error(NRDB-954)原因分析

分析其原因是，因为用M8手动画线，又设置了setNanoRouteMode -routeTopRoutingLayer M6，M6的top layer与M8冲突了，这里做ecoRoute时可以用ecoRoute -modifiedOnlyLayer 2:6。ecoRoute的时候报了这个错误，然后直接停掉了。之前也是高层设置的 6 低层是2。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2025-09-15 10:37:35 128

原创 innovus: 给各阶段优化插入的instance设置prefix name

请教星主和各位大佬，在innovus中对于preCTS/postCTD/postRoute等不同阶段的optDesign插入的buffer有没有办法加上特定的名称来判断到底是哪个阶段插入的？用过后，工具插buffer，比如prefix name原本是FE_OPC，设置上述option后就变成preCts_FE_OPC。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2025-09-15 10:22:23 173

原创 starrc: LEF DEF FLOW与full chip flat netlist

SIKP_CELLS默认为"SKIP_CELLS: *"意思是跳过所有ref cell内部的rc提取，仅提取cell之间的互联线的rc，"SKIP_CELLS: *!与MACRO_DEF_FILE搭配使用的还有SKIP_CELLS命令，如果想提取block的寄生参数生成full chip的flat netlist，或者跳过block取执行hier的寄生参数提取都需要用到SKIP_CELLS。此时，macroA和macroB没有被跳过，所以提取其内部的rc，spef中存在两个A和两个B。

2025-09-11 15:19:52 220

原创 innovus: set_ccopt_property locked_originally

我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？正常cts后目标instance被优化成X2驱动。

2025-09-10 10:24:59 109

原创 innovus: set_ccopt_property consider_during_latency_update 用法

我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？默认情况下工具update io latency时会计算每个sink 的insertion delay，set_ccopt_property consider_during_latency_update用于计算io ltency忽略某些sink。

2025-09-05 09:47:53 146

原创用inverter pair替换buf前后对比

我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？过去我们做过试验，只用inverter或只用buf长tree的区别。结论是，只用clcok inverter长tree不会对时序和clock qor造成负面影响，虽然clock repeater数量增多，但是clock repeater总面积和clock 功耗反而更小。如果只是替换一个buf为相同驱动的两个inverter，会有什么变化呢？

2025-09-02 15:41:55 110

原创 innovus: postRoute如何加shielding

星主，怎么给postRoute后的信号线加屏蔽线呢？试了setAttribute -net -shielding_net和createShield -selected都不行。设置完setAttribute -net -shielding_net VSS之后，选中net，用globalDetaliRoute -select 去绕就ok了。这里用ecoRoute和detailRoute都不行。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2025-09-02 15:05:43 404

原创 t12 low power design: power plan脚本分享(4) power stripe

设置各电源域对应voltage area名字，switch输入输出的power以及ground，没有switch 参考default_voltage_area local_pwr和global_pwr，写相同的power即可。#根据m8与m2相交区域bbox和m3/m4 track去做ladder 形式的power stripe。#抓取m4/m3的track坐标最大的值，要保证m3/m4的stripe on track。

2025-08-19 14:01:05 149

原创 t12 low power design: power plan脚本分享(3) power rail

设置各电源域对应voltage area名字，switch输入输出的power以及ground，没有switch 参考default_voltage_area local_pwr和global_pwr写相同的power即可。#各电源域添加power rail，这里m1 m2都需要添加，且宽度不同，这里设置了via_rule，这个阶段不打孔。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2025-08-18 14:39:05 129

原创 t12 low power design: power plan脚本分享(2) create_boundary_cell

让boundary tap的via0 pin shape对齐via0 grid。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2025-08-18 09:48:39 115

原创 t12 low power design: power plan脚本分享(1) initialize_floorplan

把design坐标原点设置在（0 0）set boundary_offset_y 1;#设置core2die offset。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2025-08-18 09:19:28 236

原创 ICC2: 报告一条path从startpoint到中间某点的latency

方法二: 设置个max delay从input到mux/s，get_attr [get_timing_paths -from xx -to xx -scenario xx] arrival，后面再reset_path -from -to就行，就是麻烦点。方法一: set num [lsearch [get_object_name [get_attr [get_timing_path -from input -to reg/D -scenario xx] points] ]mux/s]

2025-08-12 10:27:19 94

原创使用virtuoso gds转lef操作方法

2) 然后，需要创建Pin，这里Pin的概念不同于label/text，是有实际金属的，二者的区别类似于pr中的port和terminal。1) 首先，需要画prBoundary，这个用drawing层的prBoundary画是不行的，不过建议pr阶段就把prBoundary转到gds里，在virtuoso layout中画prBoundary就比较容易。另外，用Create - Create Pin也可以创建pin，更适用于PG pin，操作时先给pg shape打label，最好放正中间。

2025-08-04 14:07:51 1040

原创 innovus: ecoAddRepeater给一条net插入多个buf

ecoAddRepeater -net net_name(或 -term pin_name) -cell [list lib_cell1 lib_cell2] -name [list buf1 buf2] -loc [list {x1 y1} {x2 y2}]add_buffer_on_route有个-no_legalize的选项，对应innovus需要设置setEcoMode -refinePlace false。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2025-08-04 13:48:05 313

原创 VSS shielding线可以floating吗？

shielding vss不打孔，就相当于dummy metal，如果周围有其他干扰线，他们影响了这段dummy metal，这段dummy metal仍然会对目标线产生干扰，bug的是，工具知道这段dummy是vss，那么计算寄生的时候仍然把它当vss，就有可能噪声没有完全消除，而用户又看不见。而真正接地的线，相当于一直是0，就不会对目标线产生干扰，一般加shield是在route之前，这时候shield能尽量覆盖目标线，等到绕线后再加就会出现shield只覆盖到一部分目标线的情况。

2025-08-01 17:07:50 3452

原创 Delta delay与ocv derate

delta delay0.0123，考虑net derate以后变成0.0135没有，这个就是report_timing里显示的delta delay值了。crosstalk产生的delta delay，应该是工具已经包含了ocv影响了吧，不需要这个delta delay再乘ocv derate了吧。report_timing报告中的delta delay已经是考虑ocv derate的结果了。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2025-08-01 16:34:34 361

原创 innovus在ccopt_design时设置update io latency

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2025-07-31 16:53:53 4074

原创 set_max_delay为何失效了？

此时，就可以顺利报告reg1到reg3的timing path了。

2025-07-31 11:41:05 338

原创 Starrc: LEF_USE_OBS与GDS_FILE

Starrc在提取寄生参数时有个默认开启的选项LEF_USE_OBS，它的意思是LEF中的OBS区域都当做真实金属去计算绕线和它之间的耦合电容，所以这并不准确。另外，如果用户提供gds，starrc提取的寄生参数就能更真实情况，命令是GDS_FILE和GDS_LAYER_MAP_FILE。在signoff时建议把LEF_USE_OBS设置成NO，这样工具计算出pin层的耦合电容时就只能看到pin shape。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2025-07-29 09:51:16 181

原创静态时序分析:如何修glitch？

二是，遇到high density区域不会修；如果driver离得远，插buffer是首选方案，有一种情况，插buffer也很难解决。通常clock net有ndr的约束不容易出现问题，出现了PT dmsa也不给修，这时候就可以尝试手动给干扰线加ndr rule，同样2s即可，如果不行，可以尝试拉进driver和loader的距离。这时候可以试试加设ndr rule，不需要2w2s这么激进，2s即可，只给受扰线加，如果仍然解决不了，再试试组合的办法，插一个buffer打断长导线，用2s ndr抗干扰。

2025-07-25 09:40:29 147

原创 ICC2/innovus: 如何对比legalize前后哪些inst被移动

楼长，有啥办法可以看到refineplace或者ecoplace都动到了那些inst吗，log里只会有mean和max move，是不是只能写脚本抓全部inst，看看前后inst位置有没有变化啊。ICC2可以使用place.legalize.report_displacement_limit调整legalize_placement报告的数量。ICC2和innovus有个通用的对比方法，就是legalize前后存def出来进行diff。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2025-06-27 15:36:29 452

原创 innovus: 创建PG port与terminal的方法

楼主，ICC2的create_port 对应innovus 中的什么命令呢？找了一圈只有addModulePort。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？2-创建port与terminal。1- 我们需要先创建pg net。

2025-06-27 15:24:56 515

原创 innovus: ecoAddRepeater改变hier层级解决办法

星主，我在A/B/C/D/E/U0这个cell后面插入一个BUFF，生成的名字为A/B/C/BUFF1，少了D/E两个层级，不应该是生成A/B/C/D/E/BUFF1这个名字吗？这种是和前端写法有关系还是工具就是这样呢？那我pt修hold的脚本转成innovus的话，在某个cell后面插入两三个BUFF，那后一个引用前一个的name就很不确定，生成的cell name有的少一个层级，有的少两个层级。我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

2025-06-04 10:36:44 398

原创 innovus: defOutBySection应用

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2025-06-04 10:32:32 301

ICC2中ICV signoff DRC检查与自动修复：解决PR与PV工具间DRC不匹配问题

内容概要：本文主要介绍了在先进工艺节点下，后端布局布线及PV signoff时DRC规则增多且复杂的背景下，PR工具和PV工具间因规则差异导致的DRC不匹配问题及其分类。对于PR工具未报但在PV工具中出现的DRC，提出了向Foundary反馈、手动修复及利用Synopsys的ICV和ICC/ICC2自动化修复三种解决方法。重点讲解了在ICC2中实现ICV signoff DRC自动修复的具体步骤，包括设置ICV相关环境变量、runset文件、运行路径，选择检查规则，基于ICV DRC结果进行自动修复，分析修复日志如FIX RATE、被忽略和剩余待修复的DRC等。; 适合人群：从事集成电路设计，特别是熟悉ICC2、ICV工具，对DRC签核有一定了解的设计工程师。; 使用场景及目标：①解决PR工具与PV工具间DRC不匹配的问题；②提高DRC修复效率，减少手工修复的工作量；③掌握ICC2中ICV signoff DRC自动修复的方法和流程。; 其他说明：文中提及网易云课堂有相关视频教程可供进一步学习，星球成员可享受折扣。

2025-04-20

【数字后端设计】Innovus源延迟更新机制：时钟树综合前后时序一致性维护方法详解

内容概要：本文详细介绍了Innovus工具中源延迟更新的作用及其具体实现方法。源延迟更新是为了确保在时钟树综合（CTS）后，实际的时钟到达时间和理想模式下的时钟到达时间保持一致。文中通过具体的例子解释了在CTS过程中如果不进行源延迟更新可能导致的问题，以及源延迟更新如何修正这些问题。同时，文章还讨论了在不同初始条件下的源延迟更新应用情况，如初始延迟为零的情况。此外，文中提到源延迟更新在多时钟设计中的应用，以及如何在顶层设计中处理不同大小时钟树之间的延迟差异。最后，文章指出可以通过设置命令禁用源延迟更新，并说明了在哪些情况下应该考虑禁用这一功能。; 适合人群：从事芯片设计、验证工作的工程师，尤其是对时钟树综合及延迟优化有需求的技术人员。; 使用场景及目标：①理解时钟树综合前后时钟信号到达时间的一致性维护；②掌握源延迟更新的具体应用场景和实现方式；③学习如何在多时钟系统中正确配置源延迟以保证设计的有效性和准确性。; 阅读建议：本文涉及较多的专业术语和技术细节，建议读者具备一定的数字电路设计基础，并结合实际项目经验来理解源延迟更新的意义和作用。对于初次接触此概念的读者，可以先从简单的例子入手，逐步深入理解复杂情况下的应用。

2025-04-20

【集成电路设计】ICCompiler与StarRC工具间寄生参数提取相关性检查清单：确保版图后仿真准确性

内容概要：本文档详细介绍了IC Compiler与StarRC工具之间的提取相关性检查方法，确保两者在进行寄生参数提取时的一致性和准确性。文档首先列出了检查相关性的前提条件，包括设计必须完全布线、减少最小间距和宽度错误、避免开路或短路等问题。接着阐述了确保相关性的具体步骤，如使用相同版本的ITF文件生成TLUPlus和nxtgrd文件、传递操作温度信息、设置引脚电容信息、禁用虚拟屏蔽提取等。此外，文档还提供了不同工艺技术节点下的典型阈值设置及其对相关性的影响，以及在不同工具设置下预期的精度误差范围。适合人群：从事集成电路设计、验证的工程师，特别是需要进行后端设计和物理验证工作的专业人士。使用场景及目标：①确保IC Compiler和StarRC工具在寄生参数提取过程中保持一致；②优化设计流程，提高仿真精度，降低设计风险；③为不同工艺技术节点提供具体的阈值设置指导，确保相关性检查的有效性。其他说明：在实际应用中，应严格按照文档提供的步骤和建议进行设置和操作，以保证相关性检查的准确性和可靠性。同时，注意不同版本工具之间的兼容性问题，避免因版本差异导致的相关性偏差。

2025-04-20

基于reportCongestion与Congestion GUI的拥塞分析：统计与可视化方法在IC布局布线中的应用

内容概要：本文介绍了使用reportCongestion命令和Congestion GUI进行拥塞分析的方法。首先推荐参考Innovus用户指南的相关部分。EGR（早期全局布线）旨在尽量减少绕线并显示拥塞情况，以便在预布线阶段发现并解决问题。拥塞分析主要分为统计和可视化两个层次。统计分析通过日志中的溢出表和热点信息评估整体设计拥塞状况，如水平层溢出0.87%，垂直层溢出0.03%，并给出具体分布情况。当任一层溢出超过1%时，需要进一步深入分析和修复。热点分析则聚焦于拥塞最严重的区域，得分达到100以上的热点需要特别关注。可视化分析可以通过菜单或图层控制面板启用，利用钻石样式展示拥塞情况，颜色编码表示溢出程度。; 适合人群：具有集成电路设计或EDA工具使用经验的工程师和技术人员。; 使用场景及目标：①在设计初期识别并解决潜在的拥塞问题；②通过统计和可视化工具全面了解设计中的拥塞分布；③优化布线策略以提高设计质量。; 其他说明：在进行拥塞分析时，建议结合统计和可视化方法，以获得更准确的结果。同时，可以根据实际需求调整拥塞单元大小和违规设置值，以更好地适应具体的设计环境。

2025-04-20

【集成电路设计】基于Innovus的混合宏单元与标准单元协同布局流程：mixed placer flow

内容概要：本文档详细介绍了Cadence Innovus 20.20版本中的混合放置流（Mixed Placer Flow），旨在优化宏单元和标准单元的并发放置。传统流程中，宏单元的放置需要大量手动调整，而混合放置流通过集成强大的引擎，可以在放置过程中同时考虑拥塞、线长和时序，从而减少手动工作量并加快项目周期。文档涵盖了主流程、增量流程、ECO流程以及Cadence Placement Guidance (CPG) 流程。此外，还讨论了物理单元建模、电源布线密度建模、设计风格支持与限制、约束设置（如间距、方向、最大堆叠长度等）以及常见问题解答。适合人群：具备一定IC设计背景，特别是从事后端布局布线工作的工程师和技术人员。使用场景及目标：①适用于需要优化宏单元和标准单元放置的设计项目；②通过减少手动调整，提高设计质量和效率；③支持多种设计风格（如MSV、ILM等），并能处理复杂的布线和电源管理问题。其他说明：文档提供了详细的命令参考和示例脚本，帮助用户更好地理解和应用混合放置流。特别强调了在使用过程中应注意的配置和约束设置，以确保最佳设计质量（QoR）。此外，还解答了一些常见问题，如混合放置流的优势、是否支持特定设计风格以及如何保存中间数据库用于调试等。

2025-04-20

【集成电路设计】Totem 2021R1.4版本用户指南user guide

内容概要：Totem 2021R1.4版本更新日志涵盖了多个方面的改进与修复，旨在提升软件的功能性、速度和易用性。主要更新包括：新增配置关键字ACE_FAIL_STOP和SWITCH_CONTROL_NET，增强了对控制网和开关器件的处理灵活性；支持正则表达式匹配控制网名称，提高了对由总线位控制的开关的支持；改进了对MOS器件源漏极连接在一起时的引脚探测功能；增加了详细的开关报告生成功能，优化了内部网络路径追踪；增强了GDS2DB流程，支持多层定义的过孔和共垂直金属层的提取；改进了ESD检查，简化了封装电阻值的提供方式，并优化了B2B规则间的计算结果复用；修复了多个模块（如MMX、GDS2DB、仿真、电源EM）中存在的错误和崩溃问题；针对混合信号和数字布局布线设计，解决了若干关键问题，如DEF文件解析、电流波形模型精度改进、自热分析支持等；最后，版本间结果差异部分强调了对内部电源网络跟踪点的改进。; 适合人群：从事集成电路设计、验证以及相关领域的工程师和技术人员，特别是那些使用Totem工具进行电源完整性分析、电磁兼容性分析和静电放电保护设计的专业人士。; 使用场景及目标：①帮助用户更好地理解和利用新版本中的增强功能，如新的配置关键字和改进的控制网处理能力；②解决先前版本中存在的各种bug和性能问题，确保工具在实际项目中的稳定性和可靠性；③为混合信号和数字设计提供更强大的支持，提高设计效率和质量；④通过改进后的ESD检查机制，保障芯片的安全性和可靠性。; 其他说明：此版本更新日志详细列出了所有改进点和修复项，建议用户仔细阅读并根据自身需求评估是否升级到最新版本。此外，对于涉及到具体配置或命令使用的部分，应参照官方文档获取准确的操作指南。

2025-04-20

Innovus 时钟树综合（CTS）技术详解：集成电路设计流程中的关键优化与配置指南

内容概要：本文档详细介绍了Cadence Innovus 18.1版本中时钟树综合(CTS)的相关特性、设置方法及其优化技巧。主要内容包括：CTS在Innovus流程中的应用，早期时钟流(Early Clock Flow, ECF)的概念与操作，有用的偏斜控制(useful skew)，时钟树内部流程，CTS性能改进，关键概念如时钟树与偏斜组、自动时钟规范创建、最大时钟树路径(Max Clock Tree Path)，以及CTS调试工具等。此外，文档还涵盖了CTS对功耗的影响，灵活的H型树和多抽头时钟树的构建与调试，以及通用用户界面(Common User Interface, CUI)的属性设置和命令使用。适合人群：具备一定集成电路设计基础，特别是从事物理设计工作的工程师或研究人员。使用场景及目标：①了解并掌握Innovus 18.1中CTS的新特性和优化方法；②提高时钟树设计的质量，减少时钟偏差，优化时序收敛；③通过合理的配置和调试，降低功耗并提升设计效率；④利用CUI简化CTS相关参数的设置与管理。其他说明：文档中包含大量命令示例和技术细节，建议读者结合实际项目进行实践操作，并参考官方支持门户获取更多帮助和支持。对于具体命令的使用，应根据自身设计环境进行适当调整。

2025-04-20

Regular Multisource Clock Tree Synthesis

•Introduction to Regular MSCTS and Flow Overview •Tap Synthesis •Htree Synthesis •Tap Assignment •Q&A • The effects of process and on-chip variation (OCV) is increasing with lower technology nodes, affecting clock insertion delay and skew • Multisource CTS uses Custom clock trees, built to achieve : – Reduced clock insertion delay by using low RC metal layers and high drive strength repeaters – Improved timing across corners and lower skew from symmetric topology • Custom clock tree generally c

2024-08-12

Innovus CCOpt Concepts Update Training

Flow overview & terminology Concepts Graph based CTS Clock trees & skew groups Automatic Clock spec creation Chains Latency modificationConfiguration – Quick start, Tuning Debugging – Overview, CTD, Insertion delay What is clock tree synthesis? Clocks are used to synchronize data communication – Ideal mode Equal virtual delay from clock source to sinks – Global skew balancing Delay from clock source to sinks equal within some tolerance – Useful skew Clock path delays adjusted to assist timing sl

2024-08-12

Buffer insertion using ecoAddRepeater In Innovus

Purpose..............................................................................4 Audience............................................................................4 Acronym List ......................................................................4 1. Command introduction ................................................5 1.1. Required options ................................................................................................ 5 1.2. Impact on wires ..........................

2024-08-12

Innovus - source latency update

Source latency update is performed to ensure that after CTS when clocks are switched to propagated mode that I/O timing and interclock timing is consistent with the ideal mode timing model. Stated succinctly: The source latency update step updates the source latencies at clock root pins such that the per clock average clock arrival time is identical postCTS as it was preCTS. This mechanism is best explained using an example. The diagram below represents the before CTS ideal clock mode timing.

2024-08-12

LPDDR54-PHY.pdf

LPDDR5/4/4x PHY Product Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19 1.1 Quick Reference. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .20 1.2 Product Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2024-08-10

霍华德约翰逊高速数字设计

目录第1章基础知识 …………………………………………………………………………………………I 1.1 频率与时间…1 1.2 时间与距离…4 1.3 集总与分布系统.……………………………………………………………………………5 1.4 关于3dB和RMS频率的解释………………………………………………………………7 1.5 4种类型的电抗……………………………………………………………………………8 1.6 普通电容…9 1.7 普通电感…14 1.8 估算衰减时间的更好方法 ……………………………………………………………………18 1.8.1 测量一个响应曲线下的总面积 …18 1.8.2 应用到图 1.15中…20 1.9 互容 …………………………………………20 1.9.1 互容与串扰的关系 ……21 1.9.2 端接电阻之间的互容 …23 1.10 互感 …23 1,10.1 互感与串扰的关系 ………………………………………………………………………25 1.10.2 磁耦合环路的反向.……………………………………………………………28 1.10.3 容性耦合与感性耦合的比率.

2024-08-10

先进工艺带来的挑战与问题

Physical Design Challenges and Innovations to Meet Power, Speed, and Area Scaling Trend Chip and System Integration Trends for Better PPA & System Performance Application-Optimized Design Platforms Area, Performance and Power Semiconductor Trend Area Scaling Fin Depopulation can Increase Density and Reduce Process Dimension Scaling Pressure Fin Depopulation can Increase Speed and Power Efficiency Fin Depopulation Impact on Logic Density and Cell Utilization Logic Density Improvement

2024-08-10

ESD Protection and I/O Design

This tutorial will provide attendees with tools needed to take a device and circuit level understanding of ESD protection methods and implement them effectively in l/O designs for CMOS bulk technologies. Beginning with a review of common ESD protection strategies, the course will focus more directly on how to build ESD-robust I/O cells and how to integrate them on a full chip. The tutorial will cover various types of I/O pads including analog, RF and digital pads. Different types of ESD protect

2023-11-22

ESD经典教材 ESD Protection in CMOS Integrated Circuits

ESD (Electrostatic Discharge) Protection in CMOS Integrated Circuits 静电放电(Electrostatic Discharge, ESD) 是造成大多数的电子元件或电子系统受到过度电性应力(Electrical Overstress EOS) 破坏的主要因素。这种破坏会导致半导体元件以及电脑系统等，形成一种永久性的毁坏，因而影响集成电路(Integrated Circuits, IＣs) 的电路功能，而使得电子产品工作不正常。而静电放电破坏的产生，多是由于人为因素所形成，但又很难避免。电子元件或系统在制造、生产、组装试、存放、搬运等的过程中，静电会积累在人体、仪器、储放设备等之中，甚至在电子元件本身也会积累静电，而人们在不知情的情况下，使这些物体相互接触，因而形了一放电路、测径，使得电子元件或系统遭到静电放电的肆虐。如何才能避免静电放电的危害呢？除了加强工作场所对静电积累的控制之外，必须在电子产品中加入具有防患静电放电破坏的装置。首先必需考量这额外装置的效能，如何处理才能达到有效防护的功用。ESD Protect

2023-11-22

Flexible H-tree and Multi-Tap Clock Flow in Innovus (Legacy)

Purpose ....................................................................................................................... 5 Audience...................................................................................................................... 5 Terminology................................................................................................................. 5 Overview..........................................................................................................

2023-11-20

Clock Mesh Synthesis

Clock Mesh Synthesis Encounter Digital Implementation (EDI) System Cadence Design Systems, Inc. Application Note 1 Mesh Structure 2) Specifying clock mesh 3 Synthesizing Clock Mesh 1 Mesh Structure.................................................................................................................4 1.1 Overview – Multi-level structure............................................................. 4 1.2 Global Mesh structure...............................................................

2023-11-20

Innovus-naming-convention.docx

innovus instance 命名规则 Title The Naming Convention for Clock Tree Optimization Repeaters Description Question: When clock tree synthesis or clock tree optimization is run, a lot of buffers with the cto_st* naming convention are observed. For example, cto_st_384/A (INV_D8) cto_st_384/Y (INV_D8) What does the "cto_st" naming convention refer to? Answer: The clock tree optimization (CTO) structural balancing step adds cto_st_* repeaters. This step analyzes the clo

2023-10-30

空空如也

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