Calibre LVS

LVS（Layout Verse Schematics），理解为版图和电路图的一致性检查，从输入文件的来源看，layout来自记录物理信息的GDS，电路图来自记录逻辑关系的verliog nelist。

1、v2lvs

我们需要将verliog nelist转换成spice nelist的形式，需要用到的命令就是v2lvs。

运行命令：v2lvs -v verilog_nelist_name.v -o spice_netlist_name.sp

2、include spice netlist

这一步可以在v2lvs时加进去，也可以单独做，与merge gds的方式很像，需要把所有layout用到的所有cell对应的spice nelist写到一个文件里，格式如下。

.include std_cell.sp

.include sram.sp

.include ip.sp

.include io.sp

如果遇到缺少cdl的情况可以写一个空的spice n