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RSS订阅原创 PCIE 简介
时钟：自带CDR（clock data recovery)用于同步输出信号，并行输出；同意配置100M时钟，用于和其他PCIE进行时钟同步；发送端接AC耦合电容（通常高速线在接收端接入AC耦合电容，PCIE为个例，一方面因为PCIE大多为板对板接口，一方面数据手册要求）最小单元最两组差分对，4根线组成，称为一个lane，常用的X1、X2、X4、X8、X16、X32。信号接收端通过判断PCIE两个信号的差值判断是0或者1。编码方式：10的位有8位有效位，另外两个是掩码；差分信号布线：等长、等宽、贴近、同层。
2023-09-21 17:33:42
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原创 88E1111部分解读
RGNII接口（千兆网接口，如下图）：包括数据收发接口、收发时钟、收发使能（如下下图）管理接口和中断：MDC、MDIO、INTn（MDC/MDIO可配置为IIC）测试引脚：HSDAC±（用于DAC测试）、RSET（电压基准测试）媒介接口（PHY和外部通信接口）：MDI[0:3]±。基础接口：时钟、电源、复位、IIC、MDO\MDIC。调试测试：JTAG、HSDAC、RSET等。数据传输接口：MDI、TX\RX。时钟/模式配置/复位/相关接口。模式配置：config。
2023-09-19 14:36:20
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原创 ZYNQ-7000 PIN DEF
PS_MIO【53：0】：复用IO，可配置SPI\QSPI flash、NAND、USB、Etherent(以太网）、SDIO、UART、SPI、GPIO接口。ODT：终端电阻内置，将先前发出的信号吸收掉，避免影响后面信号，避免对后级信号反射，DDR2引入，取代传统的每个数据信号末端接入电阻吸收信号。CFGBVS_0：BANK0的专用配置引脚，BANK0的Vcco在2.5~3.3V，该引脚接Vcco，小于1.8V，接地。IO_LXXY_#：L-差分标识、XX-IO的唯一标识、#-差分对的【P|N】
2023-09-12 16:52:46
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空空如也
空空如也
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