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笔记
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关于使用Quartus Ⅱ软件编写Verilog HDL语言程序的常见代码模板与测试文件testbench的代模板总结。
工程文件模板: module A ( input wire B, input wire C, ................... output wire D, output wire E ); //assign {D,E} = B + C; //always@(*) 输入输出端口赋值操作模块,赋值语句以分号结尾 /*if({B,C} = 3'b000) {D,E} = B + C; els原创 2021-11-14 20:52:17 · 1724 阅读 · 0 评论 -
通信原理复习
原创 2021-10-29 22:41:17 · 78 阅读 · 0 评论