数字电路与逻辑设计-计数器逻辑功能测试

冬天的枫树

于 2024-09-20 15:32:01 发布

阅读量964

点赞数 10

分类专栏：数字电路与逻辑设计实验文章标签：数字电路与逻辑设计实验计数器逻辑功能测试

本文链接：https://blog.csdn.net/m0_64146991/article/details/142379514

版权

数字电路与逻辑设计实验专栏收录该内容

4 篇文章 0 订阅

订阅专栏

一．实验目的

1．验证用触发器构成的计数器计数原理；

2．掌握测试中规模集成计数器功能的方法；

二．实验原理

时序逻辑电路中，有一种电路称为计数器，计数器是用来对时钟脉冲进行计数的，运用计数原理还可扩展为对数字系统进行定时、分频和执行数字运算等用途。

计数器种类很多，有同步计数器和异步计数器两大类。计数器中所有触发器状态的变化都在同一时钟操作下同时发生的称为同步计数器，而在异步计数器中，触发器状态的变化则不是同时发生的。根据计数制的不同，又分为二进制计数器，十进制计数器和任意进制计数器。根据对脉冲个数进行增减运算的作用，又分为递增加法、递减减法计数器和可逆计数器。还有可预置数和可编程序功能计数器等。目前，不管是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。

1．用D触发器构成的异步二进制加／减计数器

用4只D触发器按图45-1所示连接起来可构成4位二进制异步加法计数器。由图知，每只D触发器是接成T’触发器的形式，时钟脉冲只作用在第一个D触发器FF0的CP输入端，每输入一个计数脉冲，FF0就翻转一次。由于D触发器是上升沿触发，当Q0由1变0、 $\bar{Q_{0}}$ 由0变1时，FF1翻转；当Q1由1变0、 $\bar{Q_{1}}$ 由0变1时，FF2翻转，依此类推，可分析出本电路是一个4位二进制加法计数器。由于4个D触发器不是同时工作，所以是异步计数器。

分析其工作过程，可得出其状态图和时序图如图45-2和图45-3所示。

若将图45-1所示稍加改动，断开 $\bar{Q}$ 与下一级CP的连接(仍保留 $\bar{Q}$ 端与本级1D端的相连)，将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器，工作原理读者自行分析。

由图45-3可知，本电路实际上也是一个分频器，Q0是CP的二分频输出，Q1是CP的四分频输出，Q2是CP的八分频输出，Q3是CP的十六分频输出。

2．中规模十进制计数器

CD40192是专用的集成同步十进制可逆计数器，双时钟输入，具有清零和置数等功能，其引脚排列及逻辑符号如图45-4所示，读数时要注意的是，Q3和D3是最高位。

图45-4中CD40192各引脚功能介绍如下：

CD40192(同74LS192，二者可互换使用)的功能如表45-1所示，说明如下：

当清除端CR为高电平“1”时，计数器直接清零，这种清零与CP脉冲无关的方式称为异步清零；CR置低电平则执行其它功能。

当CR为低电平，置数端 $\bar{LD}$ 也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。

当CR为低电平， $\bar{LD}$ 为高电平时，执行计数功能。进行递增加计数时，减计数端CPD接“1”，计数脉冲由加计数端CPU输入；在计数脉冲上升沿进行8421码十进制加法计数。执行递减减计数时，加计数端CPU接“1”，计数脉冲由减计数端CPD输入，表45-2所示为8421码十进制加、减计数器的状态转换表。进位 $\bar{CO}$ 、借位 $\bar{BO}$ 与脉冲的关系详见本实验附录。

3．计数器的级联使用

如果要计算超过10位的数字，必须使用两个以上十进制计数器级联实现，连接方式是利用同步计数器的进位 $\bar{CO}$ (或借位 $\bar{BO}$ )端，借助进位或借位信号驱动下一级计数器。

图45-5所示的电路是由两个十进制计数器组成的100进制计数器，100以内的任意进制计数器均可在图中适当连接实现。

三．实验设备与器件

1．+5V直流电源 2．双踪示波器 3．单次和连续脉冲源

4．逻辑电平开关 5．逻辑电平显示器 6．译码显示器

7．74LS74×2(CD4013)(见实验44)；CD40192×3(74LS192) (见图45-4)

四、实验步骤、过程和记录（数据、图表、计算等）

l．把D触发器集成块74LS74(或CD4013)连接成4位二进制异步加法计数器。74LS74(CD4013)引脚和逻辑功能详见实验44，以下实验是按74LS74实现。

(1)按图45-1所示接线， $\bar{R_{D}}$ 接至逻辑开关并置“1”，把单次脉冲源接入低位CP0端，4个输出端Q3、Q2、Q1、Q0分别接入逻辑电平显示器，各 $\bar{S_{D}}$ 直接接高电平“1”；

(2)清零后，输入单次脉冲，观察Q3～Q0状态的变化并列表记录；

(3)先清零，然后输入1Hz的连续脉冲，观察Q3～Q0的状态变化；

(4)将1Hz的连续脉冲改为1kHz，用示波器观察CP，Q3、Q2、Q1、Q0端波形并描绘，绘图时要注意各波形边沿在时间上的关系；

2．测试CD40192(或74LS192)同步十进制可逆计数器的逻辑功能

由单次脉冲源提供计数脉冲，清除端CR、置数端 $\bar{LD}$ 、数据输入端D3、D2、D1、D0分别接逻辑开关，输出端Q3、Q2、Q1、Q0接实验设备中的一个译码显示输入相应插口D、C、B、A； $\bar{CO}$ 和 $\bar{BO}$ 接逻辑电平显示器。按表45-1所示逐项测试并判断该集成块的功能是否正常，实验步骤如下：

(1)清零

令CR=l，其它输入为任意态，这时Q3Q2Q1Q0=0000，译码数字显示为0。清除功能完成后，置CR=0。

(2)置数

CR=0，CRU、CPD任意，先在数据输入端D3 、D2 、D1 、D0输入任意一组二进制数，然后令 $\bar{LD}$ =0，从计数译码显示的数值判断预置功能是否完成，然后置 $\bar{LD}$ =1。

(3)加计数

CR=0， $\bar{LD}$ =CPD=1，CPU接单次脉冲源。清零后送入10个单次脉冲，观察译码数字显示是否按842l码十进制状态进行加计数，输出状态变化是否发生在CPU的上升沿。

(4)减计数

CR=0， $\bar{LD}$ =CPU=1，CPD接单次脉冲源，参照上述方法进行实验。

五、实验结果分析

1.第一个实验将74LS74连接成4位二进制异步加法计数器
清零后，一直输入单次脉冲，Q0亮->Q1亮->Q0和Q1亮->Q2亮->Q2，Q0亮->Q2,Q1亮->Q2,Q1,Q0->Q3亮->Q3,Q0亮->Q3,Q1亮->Q3,Q1,Q0亮->Q3,Q2亮->Q3,Q2,Q0亮->Q3,Q2,Q1亮->Q3,Q2,Q1,Q0亮->全部不亮->Q0亮，一直循环。

先清零，然后输入1Hz的连续脉冲，Q3~Q0的变化如上述。

2.测试74LS192同步十进制可逆计数器的逻辑功能

验证清零功能

令连接CR的开关关闭，其它输入为任意态，这时Q3Q2Q1Q0的显示灯都不亮

验证置数功能

令CR开关关闭，CRU、CPD任意，先在数据输入端D3 、D2 、D1 、D0输入为随意，然后令

关闭，计数译码显示的数值与输入相对应，然后置 $\bar{LD}$ =1。

3.加计数

令CR关闭， $\bar{LD}$ 和CPD打开，CPU接单次脉冲源。清零后输入10个单次脉冲，译码数字显示按842l码十进制状态进行加计数

4.减计数

令CR关闭， $\bar{LD}$ 和CPU打开，CPD接单次脉冲源。清零后输入10个单次脉冲，译码数字显示按842l码十进制状态进行减计数