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RSS订阅原创 我的FPGA学习之（pll）及 warning15064/15058
PLL（Phase Locked Loop，即锁相环）是最常用的 IP 核之一，其性能强大，可以对输入到 FPGA 的时钟信号进行任意分频、倍频、相位调整、占空比调整，从而输出一个期望时钟。详细步骤可看http://t.csdn.cn/rc7yl将ppl产生的时钟引出时会出现warning15064/warning15058大体意思是PLL输出的时钟信号因为没有经过专用的时钟引脚，其抖动程度取决于其他设计单元的翻转速度，使用专用的PLL时钟输出教来保证抖动的程度（尽量小）解决：http:
2022-10-29 21:32:59
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转载 FPGA高速采集设计方案
https://blog.csdn.net/beifx/article/details/52745979其实基于FPGA的高速信号采集几乎都是相同的设计原理。就是先ADC采样信号，将模拟信号转换为数字信号，然后交由FPGA。而此时的FPGA需要写3个IP模块：IP核1、控制ADC自动高速转换的状态机。其作用是实现高速100M的信号采样，就是一个循环的时序控制，让ADC转换一次完成之后由FPGA读出数据并将数据交由第二个IP核（FIFO缓存控制IP），然后立刻读取第二次数据。但是需要注意ADC芯片的选
2022-10-29 20:05:13
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原创 modelsim10.5-se安装包
链接：https://pan.baidu.com/s/1F2wFiP5NssbMfGtCET40ag?pwd=ea24提取码：ea24--来自百度网盘超级会员V5的分享
2022-08-10 12:33:32
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空空如也
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