PLL(Phase Locked Loop,即锁相环)是最常用的 IP 核之一,其性能强大,可以对输入到 FPGA 的时钟信号进行任意分频、倍频、相位调整、占空比调整,从而输出一个期望时钟。
详细步骤可看http://t.csdn.cn/rc7yl
将ppl产生的时钟引出时会出现
warning15064/warning15058
大体意思是PLL输出的时钟信号因为没有经过专用的时钟引脚,其抖动程度取决于其他设计单元的翻转速度,使用专用的PLL时钟输出教来保证抖动的程度(尽量小)
解决:http://t.csdn.cn/RL0si,在链接中的后续补充里