FPGA中级项目1——IP核（ROM 与 RAM）

FPGA中级项目1——IP核（ROM 与 RAM）

IP核简介

在 FPGA（现场可编程门阵列）设计中，IP 核（Intellectual Property Core，知识产权核）是预先设计好的、可重用的电路模块，用于实现特定功能。它们可以极大简化开发流程，提高设计效率，是现代 FPGA 设计的核心组成部分。可代替部分复杂Verilog代码设计！！！
 

IP 核的类型

软核（Soft IP）：以 HDL 代码形式提供，灵活性高，可根据需求修改和优化。
例如：软处理器核（如 MicroBlaze）、自定义逻辑模块。
硬核（Hard IP）：以物理布局（版图）形式集成到 FPGA 中，性能稳定但不可修改。
例如：高速串行收发器（SERDES）、DDR 控制器。
固核（Firm IP）：介于软核和硬核之间，提供 RTL 代码或门级网表，部分优化但保留一定灵活性。
例如：数字信号处理（DSP）模块。

常见 IP 核应用场景

数字信号处理：FFT、FIR 滤波器、数字下变频（DDC）。
通信协议：Ethernet MAC、USB 3.0、PCIe。
接口与存储：DDR4 控制器、GPIO 扩展、UART。
嵌入式系统：软处理器（如 ARM Cortex-M/R 系列）、中断控制器。
图像处理：视频编解码、图像增强算法。

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ROM IP核简介

在 FPGA 设计中，ROM IP 核是一种用于存储固定数据的预设计模块，其内容在运行时不可修改。它通过硬件资源（如片内 BRAM 或 LUT）实现，广泛用于存储程序代码、查找表、图像数据等固定信息。对于需要存储大量静态数据或实现快速查表的场景，ROM IP 核是首选方案。

ROM IP 核的类型与实现

基于 BRAM 的 ROM
硬核实现：利用 FPGA 片内专用存储块（如 Xilinx 的 BRAM、Intel 的 MegaCore）。
特点：高容量（单块可达 36/72 Kb）、低功耗、支持双端口访问。
适用场景：大数据量存储（如视频帧缓存）。

基于 LUT 的 ROM
软核实现：使用逻辑查找表（LUT）构建，容量较小。
特点：灵活性高，但资源占用大（每个 LUT 存储 1 位数据）。
适用场景：小规模查找表或临时数据存储。

混合实现
结合 BRAM 和 LUT，根据数据量动态选择存储方式。

关键参数配置

深度（Depth）：存储单元的数量（如 256×8 表示 256 个 8 位存储单元）。
宽度（Width）：每个存储单元的数据位宽。
访问模式
单端口：同一时间只能读写一个地址。
双端口：支持同时读写不同地址（需硬件资源支持）。
初始化文件：通过工具（如 Vivado 的 Memory Initialization File Editor）生成数据文件，指定每个地址的初始值。

应用场景举例

数字信号处理：存储 FIR 滤波器系数、FFT 蝶形运算常数。
示例：使用 ROM 存储正弦波查表数据，生成任意波形。
嵌入式系统：存储软核处理器（如 MicroBlaze）的启动代码。
实现状态机的固定控制序列。
通信协议
存储 MAC 地址、协议配置参数。
缓存通信帧的固定头部数据。
图像处理：存储颜色查找表（CLUT）、图像阈值数据。

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问题分析ROM

1. 分布式ROM的容量要比块ROM小得多，因此如果我们可根据所需存储空间的大小不同来调用不同的IP核，甚至更小的我们只需要用到case语句，而不用IP核来实行。

2. 我们以块ROM的学习为例，来创建工程讲解。其中memory type为单端口类型，可定义单端口还是双端口类型（左边框图为实时设计综合形成的ROM IP核）。

单端口与双端口ROM差异

1.端口结构

单端口 ROM：只有一组地址线、数据线和控制信号。这意味着在同一时刻，它只能进行一次操作，要么是读取数据，并且只能对一个特定的地址进行操作。
例如，一个简单的单端口 ROM 可能有一个 8 位的地址线用于选择存储单元，一个 16 位的数据线用于输出数据，以及一个使能信号用于控制是否允许访问。
双端口 ROM：具备两组独立的地址线、数据线和控制信号。这使得它可以同时对两个不同的地址进行操作，大大提高了数据的访问效率。
例如，双端口 ROM 有端口 A 和端口 B，每个端口都有自己独立的地址线、数据线和使能信号，端口 A 可以在读取一个地址的数据时，端口 B 同时读取另一个地址的数据。

2.访问特性

单端口 ROM：同一时刻只能进行一次读操作，即一次只能访问一个存储单元。这限制了数据的读取速度，尤其是在需要频繁快速读取不同地址数据的应用中。
例如，在一个简单的数字系统中，如果需要按照顺序依次读取 ROM 中的数据，单端口 ROM 可以满足需求，但当需要同时获取多个不同位置的数据时，就会显得力不从心。
双端口 ROM：支持同时进行两个独立的读操作，能够并行地从两个不同的地址读取数据。这在需要高速数据处理和多任务并行的场景中非常有用。
例如，在图像处理中，可能需要同时读取图像的不同部分进行并行处理，双端口 ROM 就可以同时提供所需的数据，提高处理速度。

3.访问双端口ROM的代码示例

module dual_port_rom #(
    parameter DATA_WIDTH = 8,  // 数据位宽
    parameter ADDR_WIDTH = 4   // 地址位宽
) (
    input wire clk,             // 时钟信号
    // 端口A
    input wire [ADDR_WIDTH-1:0] addr_a,
    output reg [DATA_WIDTH-1:0] data_a,
    // 端口B
    input wire [ADDR_WIDTH-1:0] addr_b,
    output reg [DATA_WIDTH-1:0] data_b
);

    // 定义ROM数组
    reg [DATA_WIDTH-1:0] rom [(2**ADDR_WIDTH)-1:0];

    // 初始化ROM内容
    initial begin
        // 这里可以根据需要修改初始化数据
        rom[0] = 8'h01;
        rom[1] = 8'h02;
        rom[2] = 8'h03;
        rom[3] = 8'h04;
        rom[4] = 8'h05;
        rom[5] = 8'h06;
        rom[6] = 8'h07;
        rom[7] = 8'h08;
        rom[8] = 8'h09;
        rom[9] = 8'h0A;
        rom[10] = 8'h0B;
        rom[11] = 8'h0C;
        rom[12] = 8'h0D;
        rom[13] = 8'h0E;
        rom[14] = 8'h0F;
        rom[15] = 8'h10;
    end

    // 端口A的读操作
    always @(posedge clk) begin
        data_a <= rom[addr_a];
    end

    // 端口B的读操作
    always @(posedge clk) begin
        data_b <= rom[addr_b];
    end

endmodule

4.测试双端口ROM的代码示例

module tb_dual_port_rom;

    reg clk;
    reg [3:0] addr_a;
    reg [3:0] addr_b;
    wire [7:0] data_a;
    wire [7:0] data_b;

    // 实例化双端口ROM
    dual_port_rom uut (
       .clk(clk),
       .addr_a(addr_a),
       .data_a(data_a),
       .addr_b(addr_b),
       .data_b(data_b)
    );

    // 时钟生成
    initial begin
        clk = 0;
        forever #5 clk = ~clk; // 10个时间单位的时钟周期
    end

    // 测试序列
    initial begin
        // 初始化信号
        addr_a = 4'b0000;
        addr_b = 4'b0001;
        #20;

        addr_a = 4'b0010;
        addr_b = 4'b0011;
        #20;

        $finish;
    end

endmodule

本项目，我们选择单端口A来进行ROM IP核设置！

3. 在端口A选项设置中，其中 width 和 depth 分别代表数据的位宽与容量

4. 在端口A的其他选项中，我们需要特别注意的是，给准备创建的ROM核里面存入内容。即为下图中的load init file选项。

可以自己手动编辑，也可以用相关软件自行生成。如下所示可自动生成宽度为5位，深度为1024的正弦波数据从而存入load init file选项的COE file中。

5. 最后是我们配置好的总结窗口，可查看相关的选项配置。最后点击OK便可生成ROM的IP核，存在于源代码文件夹选项之下（可代替手搓Verilog代码）

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RAM IP核简介

RAM IP 核允许在任意时刻、以任意顺序对存储单元进行读写操作，这使得数据的访问非常灵活。它以硬件形式实现于 FPGA 中，可根据设计需求灵活配置其参数，如存储容量、数据位宽等。

类型及特点

1. 单端口 RAM（Single - Port RAM）
端口结构：只有一组地址线、数据线和读写控制信号。在同一时刻，只能进行读或写一种操作。
特点：结构简单，资源占用相对较少。适用于对数据读写操作不太频繁、不需要同时进行读写的场景，例如简单的缓冲存储。
2. 双端口 RAM（Dual - Port RAM）
端口结构：具备两组独立的地址线、数据线和读写控制信号。可以同时对两个不同的地址进行读写操作，提高了数据的访问效率。
特点：支持并行操作，能满足一些对数据处理速度要求较高的应用。但由于结构相对复杂，占用的 FPGA 资源也较多。
3. 真双端口 RAM（True Dual - Port RAM）
端口结构：是双端口 RAM 的一种特殊类型，两个端口都可以独立地进行读写操作，并且可以同时对同一地址进行操作（不过可能需要处理一些冲突情况）。
特点：提供了最高级别的并行访问能力，适用于需要高度并发数据处理的复杂系统。

关键参数配置

存储深度（Depth）：表示 RAM 中存储单元的数量。例如，一个存储深度为 256 的 RAM 可以存储 256 个数据单元。
数据位宽（Width）：指每个存储单元的数据位数。常见的数据位宽有 8 位、16 位、32 位等。存储深度和数据位宽共同决定了 RAM 的存储容量，容量 = 存储深度 × 数据位宽。
读写模式：包括同步读写和异步读写。同步读写操作在时钟信号的控制下进行，具有更好的时序特性和稳定性；异步读写操作不依赖时钟信号，响应速度较快，但设计时需要更关注时序问题。

应用场景

数据缓存：在数据采集系统中，用于临时存储采集到的数据，等待后续处理。例如，在高速 AD 采样中，将采样数据先存储在 RAM 中，再进行数据分析和处理。
FIFO（First - In - First - Out）实现：通过合理配置 RAM 的读写指针，可以实现 FIFO 缓冲器，用于数据的顺序存储和读取，常用于不同时钟域之间的数据传输。
图像处理：在图像处理算法中，需要对图像数据进行缓存和处理，RAM IP 核可以存储图像的像素数据，方便进行各种滤波、变换等操作。
数字信号处理（DSP）：在 DSP 算法中，如 FFT（快速傅里叶变换）、卷积运算等，需要临时存储中间结果和数据，RAM 可以满足这些数据存储和快速访问的需求。

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问题分析RAM

1. RAM IP核的创建可按照ROM来如法炮制，可根据所要完成任务的需求来定制。值得注意的是，RAM有读和写两个信号，需要进行相关的配置。而ROM只需要读即可。同样也有单端口与双端口的选项差异。在这里我们选择的是双端口通道

2. RAM端口A设置如下，operating mode 设置为写优先模式，保证写入的数据是正确的。同时宽度与深度要根据所做的项目来选择。

3. RAM端口B设置如下

4. 最后就是RAM IP核的总结界面。需要注意：整个流程重点在于存储容量的计算！即根据项目来实现深度的配置要求！