Xilinx 7系FPGA配置_xilinx7系列fpga配置-CSDN博客

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#配置概述：
Xilinx7系列 FPGA 通过将特定于应用的配置数据（比特流）加载到内部存储器中进行配置。7系列 FPGA 可以从外部非易失性存储器器件加载自身，也可以由外部智能源（如微处理器、DSP 处理器、微控制器、PC 或电路板测试仪）进行配置。在任何情况下，都有两个常规配置数据路径。第一种是串行数据路径，用于最大限度地降低器件引脚要求。第二个数据路径是 8 位、16 位或 32 位数据路径，用于提高性能或访问（或链接）行业标准接口，非常适合处理器或 x8 或 x16 并行闪存等外部数据源。
每种FPGA器件类型的完整比特流都有固定的长度。FPGA 要么自动从非易失性闪存加载配置数据，要么另一个外部智能设备（如处理器或微控制器）可以将配置数据下载到 FPGA。此外，配置数据可以通过电缆从主机下载到FPGA的JTAG端口。
Xilinx FPGA配置数据存储在CMOS配置锁存器(ccl)中，因此必须在掉电后重新配置。每次通过特殊配置引脚将比特流加载到设备中。这些配置引脚是许多不同配置模式的接口。
•Master-Serial配置模式
•Slave-Serial配置模式
•Master SelectMAP(并行)配置模式(x8和x16)
•Slave SelectMAP(并行)配置模式(x8, x16和x32)
•JTAG/边界扫描配置模式
•Master Serial Peripheral Interface (SPI) flash配置模式(x1, x2, x4)
•Master Byte Peripheral Interface (BPI) flash配置模式(x8和x16)使用并行NOR flash
通过在专用模式输入引脚M[2:0]上设置适当的电平来选择特定的配置模式。在配置期间和配置后，模式引脚M[2:0]保持不变。
相对于Virtex-6, SelectMAP模式和ICAPE2原语没有BUSY引脚/端口。在7系列中不需要BUSY，因为SelectMAP/ICAPE2输出数据是确定的(参见通过SelectMAP接口访问配置寄存器，第120页)。ICAPE2最大频率(FICAPCK)见7系列数据表。

在这里插入图片描述

串行模式非常简单，仅由时钟和串行数据输入组成。JTAG模式也是一种简单的串行配置模式，用于原型设计和电路板测试。Slave SelectMAP模式是一个简单的x8、x16或x32位宽的处理器外设接口，包括一个芯片选择输入和一个读/写控制输入。
FPGA具有串行外设接口(SPI)，通过该接口FPGA可以从标准SPI闪存设备读取位流。
Vivado工具提供了Tcl命令CALC_CONFIG_TIME，可用于估计配置时间。使用help calc_config_time获取使用信息。