Verilog中wire型和reg型变量的区别及正确使用方式

已于 2023-03-28 16:11:45 修改
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分类专栏： Verilog知识 文章标签： fpga开发 开发语言
于 2022-09-16 11:48:49 首次发布
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1、什么是wire线网型变量

在Verilog中， wire可以纯粹看作一根导线或者一条任意位宽的总线，其默认初始值是高组态。wire作为连线型数据对应于硬件电路的物理信号连线，所以没有电荷保持作用，需要驱动源驱动。

它有俩种驱动方式一种是把它连接到一个门或模块的输出端；另一种是用连续赋值语句assign对其赋值。没有驱动源时为高阻态，即为上面提到的默认初始值。

2、什么是reg寄存器型变量

寄存器数据对应于具有状态保持作用的硬件电路元件，如触发器、锁存器。若寄存器数据未初始化其初始状态未x，而寄存器数据的关键字就是reg。也就是reg型和wire型类似，但是reg型能够存储信息（状态）。

3、区别及具体使用

重点：!!!

寄存器数据可以保持最后一次的赋值，而连线型数据需要有持续的驱动。

wire型变量对应于连续赋值，如assign  （注意不能用于always语句）

reg对应于过程赋值，如要使用always，initial 进行赋值必须使用reg型变量；begin……end之间
（1）wire型变量逻辑综合出来是一根导线
（2）reg型在always语句模块中又分为两种情况
always后敏感列表中是（a or b or c）形式的，即不带时钟边沿，综合出来还是组合逻辑；敏感表中是（posedge clk）形式的，即带边沿的，综合出来一般是时序逻辑，会包含触发器（flip_flop）

在具体定义输入输出信号数据类型时，需要考虑后面逻辑操作时需要使用的什么样的语句，综合考虑，选择正确的数据类型。

参考资料《EDA技术及应用》第四版

不对之处，还望指正！

沉淀h
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