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RSS订阅原创 安装Spike过程中遇到的坑
前后共需安装哪些工具RISCV-GNU-Toolchain, riscv-isa-sim（即Spike, 它现在是riscv-tools的一部分，我是单独下载的）, riscv-pk（也在riscv-tools中）RISCV-GNU-Toolchain我之前是安装了nuclei的工具链，本来以为就不用安装了，后来发现编译riscv-tools的工具必须有gnu工具链的支持。#安装依赖sudo apt-get install autoconf automake autotools-dev curl
2022-03-13 17:32:25
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原创 Vivado错误[Place30-494]
[Place 30-494] The design is empty Resolution: Check if opt_design has removed all the leaf cells of your design. Check whether you have instantiated and connected all of the top level ports.我碰到这个问题是顶层模块没有output，我当时在测试一个bram的读取，就在顶层模块下例化一个状态机用于rd/wr，结果就.
2022-03-10 17:54:33
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原创 python定点数和浮点数转换
32位定点数和浮点数转换def float2bin(file, pointLocation): rawnums = [] with open (file,'r') as f: line = f.read().strip() rawnums = line.split('\n') filel = list(file) filel.insert(-4, '_bin') fileout = ''.join(filel) with o
2021-08-02 10:23:30
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翻译 verilog中wire和reg的用法区别
verilog中wire和reg的用法区别wire(组合逻辑)reg(组合和时序逻辑)可以相互替代的情况看到一个文档，很详细的讲了wire和reg的区别，随便记录一下wire(组合逻辑)wire在verilog设计中表示简单的线，规则如下：1.在设计中wire用于将例化模块的input、output端口和其他元素连接2.在声明模块时wire可以做input和output3.wire只能被驱动，不能存储值4.在always@块中wire不能在=或<=的左边5.assign只允许wire型
2021-07-31 15:38:22
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原创 记录我在ubuntu18.04+python3.6上安装caffe的经验
记录我在ubuntu18.04+python3.6上安装caffe的经验先贴一下我的配置：戴尔g7笔记本，显卡是gtx 1050ti，系统是ubuntu18.04，纯小白安装caffe大约花了一整天的时间。。。所以把出过的错记录下来。主要是按照这篇链接来做的。link.在nvdia我下载了cuda10.2。ubuntu18中控制台1是图形化界面，这个和链接中不同，我按的是ctrl+alt+F...
2019-12-26 16:57:24
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空空如也
空空如也
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