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RSS订阅原创 fpga模块结构
对大型的数字电路进行设计时， 可以将其分割成大小不一的小模块， 每个小模块实现特定的功能， 最后通过由顶层模块调用子模块的方式来实现整体功能， 这就是 Top-Down 的设计思想。模块（module） 是 Verilog 的基本描述单位， 是用于描述某个设计的功能或结构及与其他模块通信的外部端口。模块名是模块唯一的标识符， 一般建议模块名尽量用能够描述其功能的名字来命名， 并且模块名和文件名相同。模块的端口表示的是模块的输入和输出口名， 也是其与其他模块联系端口的标识。这是一个可选择的语句，
2023-07-28 09:07:18
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原创 综合和仿真
该激励力求模仿最真实的情况， 产生最接近的激励信号， 将该信号的波形输入给仿真 对象， 查看仿真对象的输出是否与预期一致。Verilog 是硬件描述语言， 顾名思义， 就是用代码的形式描述硬件的功能， 最终在硬件电路上实 现该功能。在 Verilog描述出硬件功能后需要使用综合器对 Verilog 代码进行解释并将代码转化成实际的电路来表示， 最终产生实际的电路， 也被称为网表。在综合前， 设计师可以在电脑里通过仿 真软件对代码进行仿真测试， 检测出 BUG 并将其解决， 最后再将程序烧写进 FPGA。
2023-07-27 14:08:00
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空空如也
空空如也
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