Verilog语言入门

最新推荐文章于 2024-10-07 11:35:34 发布
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版权

Verilog语言

Verilog模块结构整体说明

module 模块名 ([端口列表])
[端口信号声明;]
[参数声明;]
内部信号声明：assign语句、always语句块等
endmodule
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示例：
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具体内容

模块说明

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示例：
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assign语句

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assign：wire类型
always：reg类型
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always语句

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上图解释说明：
在C语言中都是顺行执行语句
Verilog中是并行执行，但是在begin end里面是顺行执行
当clk上升沿或者复位下降沿来临的时候执行begin end里面的语句

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个人理解：
非阻塞赋值是先按行计算操作符右边的结果，然后将结果对应赋值给左边

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只是描述，不能做到一模一样

左边M是中间变量

右边always中相当于打了三个时钟

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底层模块和门源语调用

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Verilog中的数据类型

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