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RSS订阅原创 HDLBits学习（五）Circuits--Sequential Logic(时序逻辑)-Latched and Fli-Flops
锁存器相比触发器会消耗更多的资源，所以综合器会在推断出锁存器时产生提醒，防止开发者在不想使用锁存器时，因为代码风格等原因误产生了锁存器。假设你想为这个电路实现分层的Verilog代码，使用其中有触发器和多路复用器的子模块的三个实例。同 D触发器相比，这个元件没有 clk 端口，取而代之的是 ena 端口，所以这是一个锁存器。锁存器的特征在于，相较于 D触发器的触发事件发生于。考虑如下所示的n位移位寄存器电路：为该电路的一级编写一个名为top_module的Verilog模块，包括触发器和多路复用器。
2023-06-07 17:09:36
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原创 HDLBits学习（四）Circuits--Combinational Logic
例如，out_different[2]应指示[2]中的内容是否与[3]中的内容不同。对于这一部分，将向量视为环绕，因此在[3]中，左侧的邻居在[0]中。例如，out_any[2]应指示[2]中或[1]中是否为1。sel=0应该在[0]中选择，sel=1在[1]中选择位，sel=2在[2]中选择位等。题目：本题讨论的是有符号数相加的溢出问题中，需要实现一个 2 进制 8bit 有符号数加法器，加法器将输入的两个 8bit数补码相加，产生相加之和以及进位。sel=0选择a，sel=1选择b，等等。
2023-05-30 10:49:58
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原创 HDLBits学习（三）*
题目：通过实例化100个全加器来实现一个100bit的二进制加法器。实例化100个bcd_fadd副本以创建一个100位bcd波纹进位加法器。您的加法器应该将两个100位BCD数字（打包为400位矢量）和一个进位相加，以产生100位的和和和进位。题目： 设计电路来计算输入矢量中 ’1‘ 的个数，题目要求建立一个255bit输入的矢量来判断输入中 ’1‘ 的个数。题目：为您提供了一个名为BCD_add的BCD一位加法器，该加法器将两个BCD数字相加并进位，然后产生和和和进位。用always for。
2023-05-25 09:40:53
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原创 关于实例化端口规则的复习
总结来说：对于一个模块，它的输入端口在实例化时可以为wire / reg 而输出端口在实例化时只可以为wire inout皆为wire
2021-08-06 23:30:40
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原创 基于FPGA的等精度多功能测频仪（ 四）相位差测量——完
功能描述输入两个频率占空比相同的信号，测量他们的相位差实现原理如图所示，只需将两个信号异或，再将高电平时间计算出来即为时间差仿真：高电平时间100-000ns，high_cnt = 500，500 x 20（ns）=100000（ns）符合预期...
2021-05-09 20:02:19
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原创 基于FPGA的等精度多功能测频仪（ 三）占空比测量——开发板测试
占空比测量的思路： 分别对输入信号在高电平时间内计数，低电平时间内计数。占空比 = 高电平计数值 / (高电平计数值 + 低电平计数值)状态机实现：仿真：
2021-05-09 14:57:24
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原创 基于FPGA的等精度多功能测频仪（ 二）低频信号测频
原理简述： 上次完成了等精度频率计，但对一个低频信号，使用周期法测量更好。所以本模块用周期法测量低频信号的频率，实现原理相似与高频，直接把低频信号的一个周期当做一个门控信号，将门控信号同步到基准时钟，然后在一个周期内的时间进行计数。公式：计数值x基准信号的周期=被测信的周期 f=1/t即可算出低频信号的数值。代码：注：最小频率为1hzmodule dengjingdu_d( input clk, input ...
2021-05-08 20:55:55
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原创 基于FPGA的等精度多功能测频仪（一）——附带开发板验证
功能描述：测量周期信号的频率、占空比、相位差。首先学习等精度原理，如下图所示。不难看出，我们需要完成的就是在一个规定的门信号内，分别对待测信号和基准时钟进行计数，最后通过公式即可算出频率。让门控信号的上升沿和下降沿都在待测信号的上升沿，这样子就能使门控信号的时间长度刚好为待测信号周期的整数倍。而误差只与GATE_TIME（门的长度） x CLK_FS 有关，所以等精度测量法无需考虑输入信号的频率。波形图：仿真结果：...
2021-04-28 21:09:16
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空空如也
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