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适用于分布式RAM的情况： （1）深度小于64bit （2）在深度大于64bit小于128bit情况下，有时延要求并需要异步输出（其clock-to-out时间小，并且布线比Block RAM自由） （3）数据宽度小于16bit 单端口块RAM模式：不能同时进行读写操作，在单端口RAM配置中，输出只在read-during-write模式有效，即只有在写操作有效时，写入到RAM的数据才能被读出。当...
2019-03-26 15:53:56
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原创 Vivado约束学习
推荐约束顺序： 1.主时钟约束（primary clocks） 2.虚拟时钟约束（virtual clocks） 3.生成时钟约束 （generated clocks） 4.时钟分组（clock groups） 5.总线偏斜约束（bus skew constraints） 6.输入输出延迟约束（input and output delay constraints） 7.不约束路径（f...
2019-03-08 16:58:26
1310
原创 对于vivado win10系统 JTAG cable无法识别下载程序的问题
Initially the XUP USB JTAG cable would show up in the device manager under “Programming cables” as a “Xilinx Embedded Platform USB Firmware Loader” and would not be found by the Vivado Hardware Manage...
2019-03-01 16:46:52
9086
1
DDR_LVDS_16CH.zip
2020-05-12
ISE DDR3 2GB Verilog代码
2019-03-01
空空如也
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