Vivado约束学习

推荐约束顺序：

1.主时钟约束（primary clocks）

2.虚拟时钟约束（virtual clocks）

3.生成时钟约束 （generated clocks）

4.时钟分组（clock groups）

5.总线偏斜约束（bus skew constraints）

6.输入输出延迟约束（input and output delay constraints）

7.不约束路径（false paths）

8.最大/最小延迟（max delay/min delay）

9.多周期路径（multicycle paths）

10.case analysis

11.disable timing

12.物理约束

约束文件的顺序很重要。 您必须确保每个文件中的约束不依赖于另一个文件的约束。 如果是这种情况，则必须最后读取包含约束依赖项的文件。 如果两个约束文件具有相互依赖关系，则必须将它们手动合并到一个包含正确序列的文件中，或者将文件分成几个单独的文件并正确排序。

使用set_property PROCESSING_ORDER EARLY [get_files wave_gen_pins.xdc]来设置约束文件读取顺序，后读取的约束文件会覆盖前读取的约束文件。

使用Tcl控制台中的report_compile_order -constraints命令报告由工具根据上述属性确定的XDC文件读取顺序，包括IS_ENABLED，USED_IN_SYNTHESIS和USED_IN_IMPLEMENTATION。