verilog HDL
记录verilog学习中的一些要点
满开创
这个作者很懒,什么都没留下…
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Verilog——IP核FIFO实验
工具:vivado 2019.2实验内容:测试xilinx的FIFO IP核实验得出的结果:1、almost_empty/almost_full 在相应的计数器还有2个数据位的时候触发,也就是说我们在检测到这个信号的时候(需要一个时钟周期),数据计数器中已经剩下1个数据位了;同理empty/full在相应的计数器还有1个数据位的时候触发,当我们检测到信号的时候,数据计数器的可用数据位清零;2、在写入一个数据后,相应的写数据计数器,在2个时钟周期以后完成数据更新,而读计数器在6个时钟周期以后,原创 2020-12-02 13:45:46 · 1400 阅读 · 0 评论 -
Verilog——IP核RAM实验
实验内容:测试IP核的RAM软件版本:vivado 2019.2顶层模块实例化RAM,通过ram_rdata输出读出来的数据,ram_en(RAM使能,高电平有效)、ram_we(RAM读写片选)、ram_addr(RAM地址)、ram_wdata(要写入的数据)由RAM的写模块提供`timescale 1ns / 1ps////////////////////////////////////////////////////////////////////////////////////原创 2020-12-01 12:52:25 · 2313 阅读 · 0 评论 -
Verilog——动态数码管显示
要点:定时轮询6位数码管的使能位,通过人眼的视觉差动态显示数码管信息。1、模块信息module seg_led_driver( input sys_clk, input sys_rst_n, input [5:0] point, //数码管point的显示状态,0为显示,1为不显示; input seg_en, .原创 2020-11-25 17:11:33 · 10378 阅读 · 4 评论 -
verilog——一种有效的边沿检测方法
实现方法如下://////////////////////////////////////////////////////////////////////////////////// // Engineer: mankaichuang// Create Date: 2020/11/20 14:55:33 // Module Name: edge_detection// Description: 一种边沿检测的方法// ///////////////////////////////////原创 2020-11-20 15:55:03 · 548 阅读 · 0 评论 -
verilog一种按键消抖的处理方法
实现方法如下:////////////////////////////////////////////////////////////////////////////////////// Engineer: mankaichuang// Create Date: 2020/11/20 13:37:09// Module Name: key_debounce// Description: 一种按键去抖动的方法// //////////////////////////////////////原创 2020-11-20 14:47:46 · 2508 阅读 · 1 评论