Verilog——IP核RAM实验

最新推荐文章于 2023-08-14 14:22:26 发布

满开创

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分类专栏： verilog HDL 文章标签： verilog

本文链接：https://blog.csdn.net/mankaichuang/article/details/110428168

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本文介绍了如何在Vivado 2019.2中进行Verilog IP核RAM实验。通过实例化RAM并利用ram_en、ram_we、ram_addr和ram_wdata信号进行读写操作，实验展示了RAM的功能。同时，提供了写模块的仿真代码及相应的仿真结果。

摘要由CSDN通过智能技术生成

实验内容：测试IP核的RAM

软件版本：vivado 2019.2

顶层模块实例化RAM，通过ram_rdata输出读出来的数据，ram_en（RAM使能，高电平有效）、ram_we（RAM读写片选）、ram_addr（RAM地址）、ram_wdata（要写入的数据）由RAM的写模块提供

`timescale 1ns / 1ps
//
// 
// Engineer: mankaichuang
// Create Date: 2020/11/30 11:34:31
// Module Name: ip_ram
// Description: IP核的RAM读写实验
//
//


module ip_ram(
    input           sys_clk,
    input           sys_rst_n    
);

wire            ram_en;         //使能
wire            ram_we;         //读写片选
wire [4:0]      ram_addr;       //地址
wire [7:0]      ram_wdata;      //写数据
wire [7:0]      ram_rdata;      //读数据


ram_rw u_ram_rw(
    .sys_clk            (sys_clk),
    .sys_rst_n          (sys_rst_n),

    .ram_en             (ram_en),         
    .ram_we             (ram_we),             
    .ram_addr           (ram_addr),           
    .ram_wdata          (ram_wdata)           
);


blk_mem_gen_0 ip_ram_ins