- 博客(2)
- 收藏
- 关注
RSS订阅转载 转一篇Systemverilog的一个牛人总结
Systemverilog数据类型l 合并数组和非合并数组1）合并数组：存储方式是连续的，中间没有闲置空间。例如，32bit的寄存器，可以看成是4个8bit的数据，或者也可以看成是1个32bit的数据。表示方法：数组大小和位，必须在变量名前指定，数组大小必须是【msb：lsb】Bit[3:0] [7:0] bytes ；2）二维数组和合并数组识别：合并数组： ...
2018-09-28 10:12:40
9493
转载 [转载]用FSM实现101101的序列检测模块
原文地址：http://blog.sina.com.cn/s/blog_65a8ca540100kwi4.html module series_det(clk,rstn,a,b);input clk,rstn;input a;output reg b;parameter s0=0,s1=1,s2=2,s3=3,s4=4,s5=5;reg [2:0]s; always@(...
2018-07-19 16:40:22
3884
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人