低功耗ECG预处理模块设计

鲁棒低功耗ECG预处理模块的设计与实现

摘要

提出了一种鲁棒的低功耗心电图（ECG）预处理器，用于从生物医学信号中提取有用信息。该方法论采用基于窗函数的高效设计，可降低现场可编程门阵列（FPGA）的功耗和资源消耗。文中对不同的窗函数和滤波器架构（对称和反对称）进行了比较。整个硬件实现是在 ZedBoard Zynq‐7000 FPGA开发板上完成的。结果表明，对称巴特利特窗分别仅占用0.88% 的查找表（LUTs）、5.13%的切片寄存器和9%的DSP单元。预处理器模块消耗的动态功耗为 35毫瓦，静态功耗为105毫瓦。建议该提出的设计应用于可穿戴和便携式生物医学设备中。

关键词

ECG；信号处理器；现场可编程门阵列；预处理器；窗函数

1. 引言

生物医学信号预处理在医疗仪器中起着重要作用，用于提高信号质量并消除不需要的成分。心电图（ECG）作为一种生物医学信号，也受到有害信号的污染，这些信号会降低有用信息的质量[1]。本文主要关注利用滤波技术实现鲁棒的心电图预处理模块的硬件实现。滤波是生物医学测量和信号处理技术中的重要步骤。模数转换器（ADC）、处理单元（PU）和数模转换器（DAC）[1]构成了数字滤波器的模块[2,3]。PU通过执行加法器和乘法器的复杂计算来辅助滤波器设计。许多应用利用数字滤波器的特性来提升其输出性能，例如无线电通信、音频通信、生物医学信号处理和语音处理。其中，生物医学应用在过去几年中已成为领先的领域之一。图1展示了不同处理单元的比较。常见的处理单元包括微控制器单元（MCU）、数字信号处理器（DSP）和现场可编程门阵列（FPGA）。这些处理单元有助于执行滤波器设计中的复杂计算。如今，基于现场可编程门阵列（FPGA）的处理单元因其卓越的性能而更受青睐，其优点包括更高的可重复编程性、速度、架构灵活性，并且能够在低功耗下以更少的执行时间处理任务。

在[4]中，使用超高速集成电路硬件描述语言（VHDL）设计了一种优化的滤波器，并将结果与MATLAB FDA工具箱进行了比较。自适应FIR滤波器通过[5]在MATLAB以及明导国际的IC设计工具的帮助下实现[5]。为了获得更好的性能，[6]的作者在FPGA上采用VHDL实现了FIR滤波器的转置结构[6]。为了最小化面积、延迟和功耗，[7]提出了一种用于FIR滤波器的全流水线架构。[7]的作者利用基于分布式算术计算的脉动分解来最小化约束。

数字滤波器的基本组成部分包括加法器、乘法器、延迟模块和寄存器，用于存储原始数据和滤波器系数[8]。在文献中，已开展了大量研究来设计一种在信号预处理应用中具有低功耗和低延迟的乘法器单元。据观察，与基于软件的数字信号处理器相比，FPGA在速度、功耗和执行时间方面表现出更优的性能[9]。

数字滤波器架构的选择在设计中成为一个关键问题。本研究工作主要关注使用现场可编程门阵列实现数字滤波器，因为其性能优于数字信号处理器和微控制器。本文提出了一种新型架构，能够消除不同类型的心电图噪声。最新的现场可编程门阵列开发板被用于提出的预处理模块。在仿真方面，作者采用了赛灵思系统生成器（XSG）和VIVADO工具。此外，

基于最小资源利用率和低功耗的要求，对窗函数和滤波器架构进行了选择。

本工作的结构安排如下：第2节包含材料与方法论，第3节讨论来自XSG和VIVADO工具的仿真结果。与现有最先进的技术的比较在第4节中提及。最后，第5节给出了结论以及未来的研究方向。

2. 材料与方法

ECG信号受到多种低频和高频噪声的干扰[10]。在信号采集过程中引入的各种不必要频率会破坏ECG中的有用信息。其中，肌电图（EMG）噪声是最显著的高频噪声，其频率范围高于100赫兹[11]。呼吸、电极与患者身体之间接触不良以及进行心电图检查时的移动会产生低频噪声，称为基线漂移（BLW）[12]。医院中电源线和附近机械设备产生的电磁干扰是信息性ECG信号中电源线干扰（PLI）的常见来源[13]。此外，大功率电缆、电梯、空调、X光机以及心电图机接地不当会在心电图设备的内部电路中产生PLI。心脏肌肉产生的电活动形成一种波形，称为心电图。心电图信号处理应用的方法论包括四个阶段：心电图数据集、心电图预处理、特征提取和分类，如图2所示。

本文主要关注心电图预处理模块的鲁棒硬件设计。提出的预处理模块方法分为五个步骤：心电图数据集采集、心电图噪声类型、系数选择、使用不同滤波器架构的提出的XSG模型，以及通过不同仿真技术（MATLAB与现场可编程门阵列）进行比较（图3）。

2.1 心电图数据集

利用在线数据库的标准平台获取各种心血管疾病（CVDs）的心电图波形。通常，MIT‐BIH 提供多种类型的心电图数据库，例如 MIT/BIH 心律失常数据库、MIT/BIH 心房颤动数据库、MIT/BIH 正常窦性心律数据库、MIT/BIH 噪声压力数据库等。[12].

2.2 心电图噪声的类型

由于肌肉收缩和舒张产生的电活动引起的肌电噪声。为了去除肌电噪声，应用一个截止频率（“f c”）为100赫兹的低通滤波器（LPF）[14]。这种类型的不需要的信号会导致显著波峰的误检，由于基线漂移噪声，T波可能被误认为R波峰，为了消除此类噪声，采用了一种高通滤波器（HPF），其f c” 为0.5赫兹 [15]。这是一种在50/60赫兹处产生的高频噪声，具有明显的幅度和频率及其基波谐波。为了消除电源线干扰噪声，应用了一个陷波滤波器，其f c” 范围在49.5赫兹至50.5赫兹之间。表1列出了不同类型滤波器的理想频率响应。

滤波器类型	心电图噪声	频率响应h[n]
HPF	BLW	$ h[n]= \frac{\sin[\omega_c(n-M)]}{\pi(n-M)}; n \neq M $ $ \omega_c/\pi; n = M $
LPF	EMG	$ h[n]= \frac{\sin[\omega_c(n-M)]}{\pi(n-M)}; n = M $ $ 1 -(\omega_c/\pi); n \neq M $
陷波滤波器	PLI	$ h[n]= \frac{\sin[\omega_{c2}(n-M)]}{\pi(n-M)} - \frac{\sin[\omega_{c1}(n-M)]}{\pi(n-M)}; n = M $ $ \frac{\omega_{c2}-\omega_{c1}}{\pi}; n \neq M $

注：M：滤波器阶数 ωc：截止频率。

2.3 系数的选择

由于数字FIR滤波器具有稳定性，因此被用于消除心电图噪声。FIR滤波器系数的设计方法主要有两种：频率采样和窗函数法。通常，窗函数用于处理无限持续时间的冲激响应，这使得它们成为非实现FIR滤波器[16]。本文采用了不同的窗函数技术，包括矩形窗、巴特利特、汉宁、汉明、布莱克曼、凯泽等。线性相位是FIR滤波器的一个重要特性，对于设计稳定系统至关重要，因为信号由多个频率组成[17]。滤波器输出不会失真，因为它有助于使各个频率成分通过所需的时间相同。尽管数字FIR滤波器具有多种优势，但也存在一些缺点，例如初始阶段的振铃效应、静态特性以及内存使用增加[18]。

2.4 提出的滤波器架构

数字滤波器架构由基本元件组成，即加法器、乘法器和延迟组件。本文中，设计了反对称和对称结构，如图4（a,b）所示，使用XSG环境实现。为了遵循XSG的设计流程，作者提出了一个用于去除心电图噪声的低功耗预处理模块。图5展示了串联连接的三个基本滤波器的Simulink模型，用于消除心电图中存在的三种噪声。所有这些滤波器均通过由加法器、乘法器和延迟单元组成的基本元件设计而成。

使用XSG进行DSP的优势包括：面向FPGA的系统级集成开发环境（IDE）、使用XILINX区块集进行DSP modeling、算术抽象、根据需求生成VHDL或Verilog代码，以及为指定的FPGA系列器件（ZynqTM、VirtexTM‐7、Virtex‐6、Virtex‐5、Virtex‐4、SpartanTM‐6、Spartan‐3E和Spartan‐3）生成测试台[19]。

2.5 仿真结果

使用XSG和VIVADO对高能效ECG预处理模块的结果进行了比较。在XSG（MATLAB）中，示波器模块有助于可视化ECG波形。FPGA软件帮助作者计算提出的ECG预处理器模块的资源和功耗利用率。

3. 结果与讨论

在本研究工作中，使用XSG和赛灵思 Vivado工具对参数进行评估。为了获得XSG结果，从 Simulink模型中使用图5所示的示波器调用系统生成器 2018.1。而基于赛灵思的结果则通过 VIVADO工具在Zedboard ZYNQ‐7000 AP‐SoC上获取。每个模块均在现场可编程门阵列上生成了仿真波形和RTL 原理图。此外，还根据不同窗函数和架构技术，在资源利用率和功耗方面进行了比较。

3.1 XILINX System Generator仿真

MIT/BIH的原始ECG输入已受到EMG、基线漂移和相位锁定指数的影响。图6中的示波器模块有助于可视化在Simulink中进行的仿真。图6展示了每一步 ECG波形的作用域视图，其中图6（a）展示了记录编号“100”的原始ECG信号，包含3600个样本，时间为10秒。图6（b）显示了通过应用截止频率为“f c” 100赫兹的低通滤波器去除高频噪声的结果。图6（c）显示了截止频率为“f c” 0.5赫兹的高通滤波器输出，用于从输入中去除基线漂移噪声。图6（d）使用了

输入ECG信号(b) 肌电图 (c) 基线漂移(d) 相位锁定指数去除)

陷波滤波器的“f c”为49.5和50.5赫兹，用于从有用的信息信号中消除相位锁定指数。

3.2 赛灵思 Vivado 仿真

采用赛灵思 Zynq‐7000 系列的 Zedboard 实现 XSG 流程，并使用 Verilog 语言生成网表。图7 表示所提出的预处理模块的行为仿真结果。在成功完成仿真后，对资源利用率和功耗进行了分析，并在表2中进行了说明。表2表明，所有反对称窗函数占用的资源量相等，但汉宁窗（0.316 mW）和巴特利特窗函数（0.146 mW）分别消耗最大和最小功耗。观察发现，对称结构相比非对称结构消耗更少的资源。其中最优结果来自对称巴特利特窗函数，其仅使用了 462、894 和 18 个查找表（LUTs）、切片寄存器和数字信号处理器（DSPs），相较于其他窗函数表现更优。图8展示了在赛灵思 Vivado 工具上仿真时所提出的硬件模型的 RTL 原理图。

4. 与现有先进技术的比较

作者将提出的心电图预处理模块与现有技术进行了比较。在所提出的方法中，同时消除了三种类型的心电图噪声（肌电图、基线漂移和相位锁定指数）。计算了该技术的资源利用率和功耗参数，并以 ZedBoard Zynq评估板和开发套件为目标平台。表 3总结了最近方法与所提出方法在去除噪声类型、目标现场可编程门阵列开发板、资源利用率和功耗方面的对比。在[20]使用最小均方(LMS)滤波器（标记为误差归一化LMS(EMLMS)、延迟归一化 LMS(DNLMS)和延迟误差归一化LMS(DENLMS)）在Virtex 5 FPGA开发板上去除了白噪声。

资源利用率 (%)	功耗（mW）
滤波器架构	切片LUT
窗函数反对称
凯泽	621
巴特利特	621
布莱克曼	621
汉明	621
矩形	621
汉宁	621
对称
凯泽	462
巴特利特	462
布莱克曼	462
汉明	462
矩形	462
汉宁	462

粗体值 表示所选的窗函数，与其他考虑的窗函数相比，该窗函数占用最少的资源和功耗。

高频噪声的肌电图通过[21],针对Virtex 5板去除。在 [22]中提出的QRS检测技术采用最小二乘滤波方法在 Spartan‐3A板上去除基线漂移噪声，但此处为了比较目的，我们选择ZedBoard。Bhasker等使用 Spartan 3E板通过凯泽窗技术分别消除肌电图和电源线干扰噪声[11,15]。从表3可以看出，所提出的方法仅消耗

参考文献	滤波器设计技术	噪声 已移除	FPGA	LUT	片寄存器	输入/输出 模块	动态 功耗	静态或 漏电功耗
提出的巴特利特	EMG, BLW, PLI	Zedboard（Zynq‐7000 AP SoC）	0.86	5.13	9	35	105
[20] ENLMS	白噪声	Virtex 5 ( XC5LVX330 )	3.47	2.51	10	74	154
[20] DNLMS	白噪声	Virtex 5 ( XC5LVX330 )	4.207	3.044	10	64	132
[20] DENLMS	白噪声	Virtex 5 ( XC5LVX330 )	4.239	3.05	10	42	107
[21]等波纹	EMG	Virtex 5 ( 5VLX50TFF1136‐3 )	7.39	4.39	7.29	–	–
[22]最小二乘 近似	BLW	Zedboard（Z y n q ‐7000 AP SoC）	0.46	0.44	22.5	37	105
[11]凯泽	EMG	S p artan 3E（XC3S500e‐4f g 320）	1.19	1.67	7.32	–	–
[15]凯泽	PLI	S p artan 3E（XC3S500e‐4f g 320）	21	24	9	89	-

注：粗体值表明我们提出的方案比其他最先进的技术更高效。

与其他现有论文相比，占用了0.86%的查找表（LUTs）、5.13%的切片寄存器和9%的数字信号处理器。作者实现了相对较低的静态功耗和动态功耗，分别测得为 105mW和35mW。

5. 结论与未来展望

本文提出了一种通过使用不同窗函数和滤波器架构来实现心电图预处理的可靠且有效的方法论。该研究重点探讨了FIR滤波器的优势及其从ECG信号中提取有用信息的能力。ECG预处理的硬件实现是一项具有挑战性的任务。在本文中，与DSP和MCU相比，采用FPGA实现了鲁棒的硬件实现，因为 FPGA为生物医学信号处理应用提供了有效的资源利用率、高速和便捷的计算能力。本研究对不同的窗函数和滤波器架构进行了比较。对称巴特利特窗仅占用了查找表（LUTs）的0.88%、片寄存器和数字信号处理器单元的5.13%和9%。所选架构在 Zedboard上的芯片功耗仅为140毫瓦。未来，为了提高

提出的ECG预处理模块的性能，将利用小波系数。