library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity ledcnt60 is
port(clk,clr,ena:in std_logic;
cnt10,cnt6:out std_logic_vector(3 downto 0);
carry_out:out std_logic;
led10:out std_logic_vector(6 downto 0);
led6:out std_logic_vector(6 downto 0));
end ledcnt60 ;
architecture behav of ledcnt60 is
signal cq6,cq10:std_logic_vector(3 downto 0);
begin
process(clk,clr,ena)is
begin
if clr='1' then
cq6<="0000";
cq10<="0000";
elsif clk'event and clk='1' then
if ena='1' then
if cq10="1001" then
cq10<="0000";
cq6<=cq6+'1'; <
vhdl语言60进制计数器及其数码显示
最新推荐文章于 2024-07-25 14:52:50 发布
该博客详细介绍了如何使用VHDL语言设计一个60进制计数器,并实现数码显示。通过两个信号cq6和cq10,实现了60进制计数,并在特定条件触发进位。同时,根据计数器的值点亮7段LED显示器,展示计数值。
摘要由CSDN通过智能技术生成