旧文重发 关于高速信号处理的思考

关于高速ADC及处理的思考

最近在做一个有关高速ADC的项目，遇到了一些问题，有一些思考整理下来记录一下。

前期在采集板还没做好的时候，就把项目中用到的处理算法实现好了，也完成了仿真验证等工作，等到采集板回来开始调试才发现有些问题自己考虑的不对。

• 问题1：高速ADC的接口问题考虑不充分
  项目规划的时候，对ADC的使用场景及参数已经进行了初步设计与定义，考虑到信号本身特征，采样率较高，达到了1Gsps以上。虽然知道数据速率有这么高，却没有考虑数据接口速率的问题：FPGA是不可能工作在1GHz这么高的频率上的。直到现在调试才意识到这个问题，可以说是工作中思考太少，总是满足于解决眼前的问题，对项目没有通盘考虑。
  解决方法
  ADC进入FPGA数据为3路LVDS并行，因此在处理完数据排序后，可以放入3个FIFO中，再由3个FIFO中同时读出，实现流水采样。这样就直接导致后续处理算法需要大幅度修改，基本重写。
• 问题2：下变频及同步环路在高数据速率下无法实现
  原因还是与之前的问题相同。考虑不充分，或者说在没有充分考虑到实现问题的时候就匆忙确定了算法，无法在高速时钟下实现串行算法，并且同步环路中部分电路由于局部布线密度过大，无法实现时序约束。
  解决方法
  结合输入数据的并行传输要求，在下变频及同步环路中实现并行处理，算法结构及参数改动很大，需要充分验证，部分重写。下变频模块的并行相对容易解决，多调用几个DDS就可以实现，同步环路较为麻烦，串行设计中，同步环路的是根据上一码元的信息计算当前码元的校正参数，并行实现会打断这一反馈环路，从而变为间隔两个码元反馈，且相邻两个码元的参数不相干，一定会导致环路的性能下降，从Matlab仿真情况来看符合这一推断，必须找到一个可以对相邻码元反馈参数相互修正的方法以解决性能下降问题。
  另外环路结构的变化导致必须对滤波系数进行重新计算并调整。

问题就是上边这么多了，从难度及工作量来看，关键是问题2 ，并行处理解决好了后边应该会顺利。