【FPGA】高速信号处理中的片外信号输入输出静态时序分析

    之前做的一个超宽带非均匀采样系统中遇到的一些问题，虽然本文所述方法并未实际用到并解决遇到的问题，但也是给了很大的启发和参考，所以今天专门整理出来作为备忘。

    在高速信号处理时的时许约束不仅仅包括片内时序约束，要想实现高速信号的有效传输就必须进行片外静态时序分析。本文作为在高速信号处理时信号输入输出的理论参考，之所以说作为理论参考是因为由于高速信号处理，具体的一些参数无法实际计算出来，只能在理论参考的方向进行不断尝试。

    对于建立时间和保持时间本文就不再过多叙述，可参考【FPGA】几种时序问题的常见解决方法-------3，可以说在数字高速信号处理中最基本的概念就是建立时间和保持时间，而我们要做的就是解决亚稳态问题和传输稳定问题。

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    下面就IO口时序约束分析进行原理性的讨论，首先在分析时要考虑的时序范围是信号的两端（FPGA和另一端器件）、信号传输路径，三部分，这三部分中信号传输路径可以包括逻辑器件或者单纯外部信号线路。先将FPGA的建立时间和保持时间按照触发器的定义方式进行一下定义：

        

如上图所示：

        （1） Tdin为从FPGA的IO口到FPGA内部寄存器输入端的延时；
　　（2） Tclk为从FPGA的IO口到FPGA内部寄存器时钟端的延时；
　　（3） Tus/Th为FPGA内部寄存器的建立时间和保持时间；
　　（4） Tco为FPGA内部寄存器传输时间；

　　（5） Tout为从FPGA寄存器输出到IO口输出的延时；

FPGA的建立时间和保持时间可定义为：

        （1） FPGA建立时间&