SeruTek的博客

该系列产品测量量程为6us~12us，测量分辨率为10ps~25ps。在Z7035上以40%的资源实现了129个TDC 测量通道（1个同步发射通道，128个回波通道）。 在ZU2/ZU3上实现33个测量通道， ZU4上实现65个测量通道。

版本：1.0Z7010 3通道 SeruTek TDC 测试报告--基于微相Z7-Lite 7010开发板主要特性基于Zynq 7010 速度等级-1 3个时间戳通道 PL硬解码 DMA传输 5Msa/s X 3通道的连续测量速率 60Msa/s X 3通道的突发测量速率（高速FIFO饱和前） 高速FIFO深度：每通道128点介绍赛灵思的Zynq 7010是一款双核ARM Cortex-9 SoC。其片上集成了28K的逻辑单元（PL），相较于Z7020的85K逻辑单元，要少

SeruTek UltraTDC– 基于Xilinx Ultrascale+ MPSoc的多通道高精度TDC版本 1.12021年3月29日简介SeruTek UltraTDC 是上海瑟如电子近期推出的高精度、多通道TDCIP核。该IP核适用于Xilinx Ultrascale/Ultrascale+ 架构的多款FPGA/SoC器件。为了便于客户能够快速评估该IP核的性能，掌握IP核的使用方法，我们基于Alinx黑金的ZU3EG开发板，制作了8通道TDC的演示套件ZU3D8。ZU3D8在ZU3

SeruTek K732D– 基于Kintex-7 325T的32通道高速TDC演示方案请搜索“瑟如电子”了解详情简介SeruTek K732D是上海瑟如电子科技基于KC705开发板制作的一款32通道TDC演示方案。K732D在单片K7325T上集成了33路时间戳单元、一个Microblaze微控制器、128KB Block SRAM、自校准模块、时间戳解析、时差计算模块以及用于测试的脉冲序列产生模块。K732D使用KC705开发板PL侧的200MHz差分时钟作为系统的主时钟；利用FMCvLPC扩展

使用SeruTek超高速TDC 测量PCIE spread spectrum clock目录使用SeruTek超高速TDC 测量PCIE spread spectrum clockSeruTek TDC 简介超高速TDC评估与测试测试平台PCIE Spread Spectrum Clock(SSC)简介测试目的测试内容测试结果汇总第一轮测试单频点测试扩频测试第二轮测试单频点测试扩频测试结论SeruTek TDC 简介SeruTek TDC是上海瑟如电子科技公司开发的基于Xilinx 7系列FPGA的T

SeruTek Plus 基于Kintex的4通道TDC–简介与测试目录简介测试设置IP 设计示例程序设计框图布局与资源利用能耗预估软硬件环境SeruTek 4通道TDC 测试设置时钟及hit信号连接测试内容测试结果 -- 90.54321MHz原始数据截图时间戳轨迹测量残差残差Histogram邻差序列通道间时延变化测试简介SeruTek TDC 是上海瑟如电子公司开发的一款基于Xilinx 7系列FPGA/SoC的TDC IP核。当前，SeruTek TDC 分为2种型号。基本型号适用于全系列Ar

SeruTek 4通道TDC简介与测试–基于Xilinx 7 Series，面向ToF应用目录简介测试设置IP设计示例程序设计框图布局与资源利用软硬件环境时钟设置测试内容测试结果 -- 70.2345MHz时间戳轨迹测量残差邻差序列通道间时延变化测试通道间时差平均值 -- 6次上电循环通道间时差标准差 -- 6次上电循环简介SeruTek TDC 是上海瑟如电子公司开发的一款基于Xilinx 7系列FPGA/SoC的TDCIP核。SeruTek TDC 采用多通道时间戳机制，对各个通道输入的脉冲记录

SeruTek 双通道TDC测试报告–基于Xilinx 7 Series 面向ToF应用目录简介实验设置软硬件环境SeruTek 双通道TDC IP测试设置时钟设置测试内容频差的影响测试项目测试结果汇总测试结果 -- 10.2345KHz10.2345KHz 通道1、2残差序列：10.2345KHz，通道1、2邻差序列及其均值、标准差测试结果 -- 100.23456KHz100.23456KHz 残差序列100.23456KHz 邻差序列测试结果 -- 1.23456MHz1.23456MHz 测量残

TDC IP Core 简介简介IP Core 功能IP 接口IP资源占用基于黑金Zynq AX7020开发板的示例SDK函数库介绍简介提供双通道TDC IP核供免费测试评估。该IP核可用于Artix系列以及Zynq系列中基于Artix的型号（7020及以下）。典型测时精度优于25ps。IP核基于加密网表封装，采用标准 AXI-lite、AXI-Stream接口，可方便地在Vivado 可视化设计环境中使用。该IP核是全功能IP核，hit信号频率高达70MHz，IP核内集成FIFO可供每通道最大速率测