阵痛——记一次电子技术课程设计（序列发生器电路）

从五月份开始，笔者的学校开始了电子技术课程的学习，大致步骤是选题——仿真——中期答辩——完成实物、撰写设计报告——期末答辩，笔者对于这次的课程设计的过程有着深切的体会，来csdn发发电。主要讲述的是完成综合仿真电路图的过程和在思考过程中的体会：
完整题目如下：
设计一个3种脉冲输出电路，按下自复位按钮A键后，在时钟脉冲的控制下，从Q脚输出8位固定串行脉冲“10110110”；按下自复位按钮B键后，从Q脚输出8位固定串行脉冲“11101001”；按下自复位按钮C键，从Q脚输出8位固定串行脉冲“10001010”；输出完成8位数据之后，Q脚保持低电位0状态；时钟脉冲用红色LED指示，串行数据脉冲用绿色LED指示，注意：核心的控制单元（如：计数器或寄存器）只能使用一组，不能使用三组
如果有hxd刚学完数电第四章的组合逻辑电路和第六章的计数器，可能看完题目就会说一句：这么简单？138+151不就搞定了？其实大体思想是没错的，但有几个约束条件：
1）输出脚都得在Q脚
2）输出完数据Q脚要保持低电平0
3）核心的控制单元只能使用一组
在设计这个电路的仿真电路，我一开始并没有都考虑这些要素，使得设计的过程是设计一些修改一下，再加一部分电路，效率比较低下，以后应该要尽量避免这种情况发生，开始就把问题充分考虑。
那我们一个个问题
1）输出脚都得在Q脚
意思就是说74LS151数据选择器只能用1个，这里其实已经有问题了：怎么可能只用一个74LS151？CBA是地址端，D0~D7是数据端，要把要选的数据运过来进行选择，题目中给了3组不同的序列，说明有3组序列，怎么到最后只用了一个？这里先卖个关子，后面再说。
2）输出完数据Q脚要保持低电平0
其实这个要求也比较特殊的。有人可能要说，这不就是正常的清零吗？再读题，是保持低电位0状态，而不是做成几进制的电路那种。这里我们是有了一个初步的想法，用锁存器来实现。那么使用锁存器正确不正确呢？我们也是后面再说。
3）核心的控制单元只能使用一组
看完前面两个要求，再看这个，人已经难顶了。时钟74LS192也只能用一个，也就是说74LS192+74LS151的组合只能用一个，那么问题就来了：怎么控制输入呢？开关A、B、C怎么放置呢？联系要求1，怎么选择不同的序列信号？
当我想到这些问题的时候，真的是没有思路，通过询问老师，我才明白了原来要联系数电其他章节的内容，而不要只局限于第四、六章
好的，那么我们从头开始设计电路
1）输入控制电路
首先是最基础的开关的电路

这是非常好理解的，从中间引出，开关断开为低电平，开关闭合为高电平
然后我选择了74LS138作为开关信号的引出期间，又引入了一个使能允许逻辑QD，即时钟上的QD引脚必须为0时按下开关才有效，具体电路如下所示

乍一看是比较复杂的，但逻辑是比较好理解的，首先确定QD端口要为0，各个输入信号都与QD进行与运算，然后将输出的结果送到74LS138的A，B，C端口，单一时刻只会出现001,010,100的情况，因此我们从74LS138的Y1，Y2，Y4端口输出，注意低电平有效，因此我们要记得输出的有效信号是低电平，不是常规的高电平。
2）信号传输电路
这里要介绍一个最重要的器件：74LS373

74LS373是三态输出的八D锁存器，真值表如下图所示：

这个器件是在指导老师的点拨下才知道的，非常地凑巧。如果老师当时没有提示呢？自己很有可能有完成不了完整功能的电路了，不但如此，明白这个数电书里没见过的器件也花了非常非常多的时间：找论文，找论坛，查b站，查公众号……，难顶，只能说难顶，以前一直觉得三态门学了没意思，觉得学了线与也没什么用，只是多一个概念，直到遇到课设才重视起看似细枝末节的知识点。
因为是三态门，所以可以进行线与的逻辑运算，三个输出端可以接一起表示三个不同的序列，OC是低电平使能端，直接把从138得到的结果分别接上格子的OC端口，D锁存器直接传数据
得到的数据输入电路如下所示：