- 博客(2)
- 收藏
- 关注
RSS订阅原创 Verilog学习（二）
这两天想实现一下曾经学校里学到的一些通信算法，首先尝试了一下（7,4）线性分组码的译码，只不过因为时间不够外加手里没有modulesim，因此写了一个相对简单的。只是为了记录一下自己的学习过程。 目前这里面可能还有一些错误，准备过两天完善一下然后放到modulesim里面跑一跑。 module DE_BPSK_MOD(clk_compliete, clk_in, clk_out, data_...
2019-03-06 15:06:11
267
原创 Verilog学习（一）
最近一段时间对Verilog产生了较大的兴趣，因此觉得学习一下Verilog的相关只是。使用的仿真平台是modlesim，这些文字一是为了记录一下学习的历程，二是为了总结当时学习的成果。 作为一个新手，看了一段时间的书以后觉得Verilog有以下特点。 1. Verilog自带并行运行效果，这在设计的时候需要特别注意。 2. Verilog中赋值有<= 和 =两种方式，这两种...
2019-03-01 17:33:10
1495
3
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人