Verilog学习（一）

最近一段时间对Verilog产生了较大的兴趣，因此觉得学习一下Verilog的相关只是。使用的仿真平台是modlesim，这些文字一是为了记录一下学习的历程，二是为了总结当时学习的成果。
作为一个新手，看了一段时间的书以后觉得Verilog有以下特点。
    1. Verilog自带并行运行效果，这在设计的时候需要特别注意。
    2. Verilog中赋值有<= 和 =两种方式，这两种方式一般不能混用。
    3. Verilog中（至少是我目前看到的）是以时钟序列驱动的，没有时钟脉冲的话程序一般不能正常工作。

同时也照着书上写了一个初步的程序。现在有种踏出了第一步的感觉，希望之后的学习能够顺利。

下面是我参照书本自己实现的一个程序。

module updown;
	parameter TIMES = 100;
	parameter LIGHTCOUNTER = 3;
	reg[7:0] counter;
	reg[8:1] ledsign;
	reg tick;
	reg arge;
	initial 
		begin
			arge = 0;
			counter = 0;
			ledsign = 0;
			forever
				begin
					#TIMES arge = ~arge;
				end
		end
	always @(posedge arge or negedge arge)
		begin
			if(counter!= 0)
				begin
					counter <= (counter + 1)%LIGHTCOUNTER;
				end	
			else
				begin
					if(ledsign == 0) ledsign = 1;
					ledsign <= ledsign<<1;
					counter <= (counter + 1)%LIGHTCOUNTER;
				end		
		end

endmodule