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Xilinx_FPGA_learning
Mr_liu_666
keep coding
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Error: (vlog-7) Failed to open design unit file “d:
Error: (vlog-7) Failed to open design unit file"d:A_2021IC_IEContestFPGALIU22_ethernet_testethernet_testsourceimportssrcutil_gmii_to_rgmii.v" in read mode.原创 2021-05-28 20:57:49 · 2419 阅读 · 2 评论 -
Error: (vlog-7) Failed to open design unit file “d:/ethe
看起来是文件占用或者是命名错误,而事实上,这个就是单纯的找不到文件而已——多半是你给的路径不对,或者是.v文件没有后缀之类的小问题。原创 2021-05-28 20:15:55 · 1956 阅读 · 0 评论 -
‘udp_send_data_length‘ already declared in this scope (mac
意思是说udp_send_data_length信号已经在输入输出端口了,再定义一个这样的reg或者wire,就重名了,具体处理就是reg [15:0] udp_send_data_length1 ;原创 2021-05-28 19:46:06 · 261 阅读 · 0 评论 -
tcl脚本vsim命令的参数列表(纯英文,无注释)
vsim -help# Usage: vsim [options] [[<library>.]<primary>[(<secondary>)]]...# -default_radix radix|radix_flag[,radix_flag...] Set default radix and radix flags.# Specifying just a radix will clear all radi.原创 2021-05-02 21:51:03 · 2440 阅读 · 0 评论 -
从胡伟武教授的计算机体系结构课,看数字电路设计思路
实话实说,作为一个基础一般的国科大研究生,想要真正的从龙芯之父身上学到很多经验和思路,我自忖能力不足,本篇文章与其说是思路,不如说是一篇课堂笔记,如有错漏,还请指摘。首先,数字电路的设计思路是“了解”:胡老师经常挂在嘴边的一句设计箴言是“上知天文,下知地理”,设计CPU,向上要了解跑在CPU上面的操作系统、编译器和应用程序,向下要考虑到设计模块、部件的电路和版图结构。只有理解了“天文地理”,才能精准的归纳出我们要设计的芯片或者模块的具体要求。第二,在了解了待设计模块(或者CPU)的应用对象后,在设.原创 2020-10-15 12:06:38 · 582 阅读 · 0 评论 -
AX7020___zynq7000板子出厂程序检测失败___只有一个灯亮
黑金7020是一款Xilinx的芯片zynq7000的开发板,拥有HDMI接口,USB HOST接口,miniUSB接口,一个是转串口,一个是USB,一个网口,一个SD卡插口。到手之后如果无法插网线、鼠标、SD卡、连接显示器齐备以后看到Debian系统的开机,需要检查以下的可能:1、显示器,如果是原生HDMI,跳过这个步骤,如果是HDMI转VGA,检查转接口有没有外加电源,我的转接头加不加...原创 2019-09-16 08:36:55 · 792 阅读 · 0 评论