Mr_liu_666的博客

Error: (vlog-7) Failed to open design unit file"d:A_2021IC_IEContestFPGALIU22_ethernet_testethernet_testsourceimportssrcutil_gmii_to_rgmii.v" in read mode.

看起来是文件占用或者是命名错误，而事实上，这个就是单纯的找不到文件而已——多半是你给的路径不对，或者是.v文件没有后缀之类的小问题。

意思是说udp_send_data_length信号已经在输入输出端口了，再定义一个这样的reg或者wire，就重名了，具体处理就是reg [15:0] udp_send_data_length1 ;

vsim -help# Usage: vsim [options] [[<library>.]<primary>[(<secondary>)]]...# -default_radix radix|radix_flag[,radix_flag...] Set default radix and radix flags.# Specifying just a radix will clear all radi.

做设计时需要获取HSMC的具体接口定义，CSDN等网站暂时没有结果，作者在Altera官网（现为Intel FPGA官网）搜索HSMC，获取了HSMC_spec(ification).pdf，现分享我之所得：简介Altera高速中间卡(HSMC)规范定义了基于FPGA的主板的接口的电气和机械属性。各大厂商按照此规范设计FPGA接口都叫HSMC接口，调用标准FPGA库生成的HSMC接口也就肯定符合此spec。...

Simulink是一个和multisim差不多的matlab内置的一个玩意，也就是一个图形化的建模工具，比如产生一个正弦波，将其与一个定值比较，做差的结果积分后示波器显示，就完全可以用Simulink来做。由于本来对mutisim很熟悉，由于任务安排需要看一个simulink仿真的基带传输系统，所以就学习了一下。matlab最讨人喜欢的地方就是它的帮助文件Help写的极其到位：搜索si...

前面已经说过了两个实验，现在说第三个实验：实验3：一个加热器加热屋子的实验，目的是了解如何建模和仿真一个动态系统。最终目的是了解matlab的simulink仿真的流程，是让我们学习如何由设计到公式、分模块、每个模块测试、联调、一直到结合现实数据修正模型的。第一步，设计到公式：首先是设计出来一个系统，然后确定重要的中间变量，用表达式把他们联系起来。比如确定了Troom、mrooma...

首先做一个稳定色块弹跳的实验，参照 正点原子 的Verilog教程，进行板子的适配，即可做出色块弹跳实验，为了增加趣味，反弹速度我设置为了不均匀的，左上慢，右下快。将卷积结果和每一帧的小方块和外边框位置对应即可，vga_hs是行时钟，每一个周期对应显示器一行，显示的是黑色窄外框（rgb值为0）和蓝色边框（rgb = 31=5’b11111）之后就变成蓝色外框（31），大面积留白（65...

可以先编写不可综合的仿真用Verilog，然后再写可综合的，如果技术卓越，可以跳过这步：卷积的长度是不确定的，比如MATALAB里面的CONV函数，输入多长的都行，但是需要提前输入一整个向量（数组），那么长度也就是定下了：我写的MATLAB卷积函数也是有测长度的：https://blog.csdn.net/Mr_liu_666/article/details/103372145但是实际用F...

不一定能综合：initialbegin CONV_iData0 = 8'h01; CONV_iData1 = 8'h01;end综合之后用RTLViewer一看：根本没有连接，但是在用上以下的操作之后：parameter Rst0State = 2'b00;parameter Rst1State = 2'b01;parameter WorkState...

看了奥本海姆的信号与系统的卷积和之后就想用FPGA实现一下，首先用MATLAB仿真，MATLAB有现成的卷积函数，用输入变量un卷积xn相当于xn通过一个累加系统。卷积是倒序乘累加，但是如果看成两个多项式相乘相乘对象系数就是卷积对象，相乘结果系数就是卷积结果。以下是输入函数xn，系统函数hn（取un）,xn累加结果，MATLAB自带卷积函数，我写的卷积函数的结果图：输入xn是单位阶跃函数u...

首先参照这一篇：http://www.mamicode.com/info-detail-2252459.html我就是重装quartus解决的，但是如果没有更好的方法我也不会再显摆一下hhhhh：提示说如果加个entity就好了，我试着加过，不过依旧报错，因为entity的名字不对，应该改成这样：好了。...

函数里面必须阻塞赋值。函数有endfuction task有endtask case有endcase，不能忘掉

reg和integer可以相乘，不过integer默认有符号，并且相乘之前不要忘了初始化reg名不可同函数名，函数返回值无法被初始化，不过可以在函数内部初始化function [47:0] factorial;input [15:0] a2;begin error = 1'b0; c = 1'b0; factorial = 48'h0000_0000_0000;//函数内...

源码：module functions( a, b, clk, rst, error, sel );input [15:0] a;input [1:0] sel;input clk,rst;output [47:0] b;//只满足了立方，阶乘可能越界，设置一个错误位output error;parameter callsqu...

源码：module sel8_1( a0, a1, a2, a3, a4, a5, a6, a7, b, sel );input [3:0] a0,a1,a2,a3,a4,a5,a6,a7;input [2:0] sel;output [3:0] b;reg [3:0] b;// reg [3:0] c;// c ...

源码：module blocking_non_blocking( a, b, c, clk, sel );input clk;input [1:0]sel;input [3:0]a;output [3:0]b,c;reg [3:0]b,c;always@(clk)begincase(sel)2'b00:blocking0;2'b01...

reg只能用在always块内：尝试在modelsim中编译：reg [3:0] c;c <= 4'b1100;//报错如第一张图reg [3:0] c;c = 4'b1100;//报错如第二张图always块内只能用reg：大体来说，reg和wire类似于C、C++的变量，但若此变量要放在begin...end之内，则该变量只能是reg型；在begin......

连续@posedge是可以综合，如果后面是阻塞赋值，会出现以下现象：这部分是源码中的执行部分：@(posedge clk) b = a;@(posedge clk) c = b;$display("blocking2 a = %b b = %b c = %b",a,b,c);@(posedge clk)begin c = b; b = a; $display("b...

源码：module wavegene( clk_in_10M, clk_out, reset );input clk_in_10M,reset;output clk_out;reg clk_out2;reg [8:0] cnt;//需要计数300次即可，512即可assign clk_out = clk_out2;always @(posedge cl...

注意，最开始一定要reset一下，否则输出时钟没有初始值，一直都是X。原书写法（修改了一下，尝试了一下forever）：源码：module div2( clk_in, clk_out, reset );input clk_in,reset;output clk_out;reg clk_out;always @(posedge clk_in or p...

内容经过我的仿真和测试，若有错漏，请留言指出！源码：module Com(a,b,out);input [7:0] a,b;output out;assign out = (a > b)? 1:0;endmodule测试代码：`timescale 1ns/1nsmodule com8;reg [7:0]a,b;wire out;initialbegi...

同一个module多个initial是并行的，都从0时刻开始，可以综合，但是可能会没用。https://blog.csdn.net/liming0931/article/details/7039680

关于casex内部有无顺序，有顺序，顺序选择第一个写的的：测试源码：`timescale 10ns/10nsmodule casex0;reg A = 1'b0;reg B = 1'b0;integer i = 1'b0;reg [4:0]ADDR = 5'b0x000;alwaysbegin for(i = 0;i < 3;i = i+1) begin...

常规FPGA显示图片都是JPG转mif放在ROM然后显示，但是我遇到了如下的问题：显示色块边缘模糊且错误：原因是jpg是压缩的格式，边缘在解压的时候会出现问题。只需要把jpg提前转换成24色（或者其他数量的）bmp就行了。修改后效果：...

VGA电阻网络分压法硬件电路：https://blog.csdn.net/mr_liu_666/article/details/102761178首先给出各部分的源码，有兴趣的朋友可以去下面看VGA的原理。先是VGA驱动模块：//学习&参考源：正点原子、开拓者FPGAmodule vga_driver( input vga_clk, /...

常见的显示屏（LCD TFT之类的）驱动数据线一般都是16bits，RGB565的，VGA不一样，它就5根有意义的线，别的都是地线（图中的地址码0 1 2 3没有使用）：VGA显示器在市面上流通很久了，集成度很高，集成好了的东西一般都有成型的驱动模块，比如ADV7123：太贵了，算了算了。这里VGA和FPGA（stm32或51）的连接采用一种结构更简单的方法，...

如下的源码便宜的时候报错 ：always @ (posedge sys_clk) begin if(!sys_rst_n) beepcnt <= 4'b0;//错误在这里 else if(beepflag == 1) begin if(beepcnt >= 16'd45_000) //if(beepcnt > 4'd5) beep &l...

在initia里面必须给时钟赋初始值，注意：这样儿不叫初始值initial begin#1sys_clk <= 'b0;#1sys_rst_n <= 'b1;end这样儿才叫初始值initial beginsys_clk <= 'b0;sys_rst_n <= 'b1;end必须得把0时刻的值给出来，否则always里面来回跳转，是...

完整的FPGA Verilog开发包括：C语言设计仿真，C到Verilog转化，Testbench+Verilog的modelsim仿真，Verilog编译综合生成流文件，上板子调试的所有步骤，而不只是verilog直接设计，否则排错难，编译慢，适合小的系统，可能一下子就出来了也可能卡住了很久都出不来，以上的处理方法能做到开发稳定，很少出错。这次自己做了一个呼吸灯Verilog工程，逻辑不复杂...

18这一版把各种方式分开了，下拉菜单选择即可

学习FPGA的时候，我们选择了一款“古典的”板子，黑金iBoard电子学堂，东西很好，但是想尝试往ARM里面烧录的时候，弹出了这一句错误提示：After Build - User command #1: 'E:\Work\…………'*** Error: CreateProcess failed, Command: 'E:\Work\…………'".\Obj\iBoard_demo.axf"...

原先在学校的学习的EDA设计课程里面使用的是quartusII9.0是自带仿真器的，使用起来十分方便，但是现在自己开发的时候使用了12.1，不含仿真器，需要安装modelsim并和quartusII绑定：安装quartusII，破解，安装modelsim，破解，注意，不要忘记在Win32文件夹下运行EXE破解破解软件的时候，一定要去掉mgls.dll文件的只读属性，要不就白忙活了。之后在q...