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RSS订阅原创 FPGA设计过程若干需要强调注意的关键点（敏感变量的描述完备性）
1，敏感变量的描述完备性Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在always @(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列表中列出。如果在赋值表达式右端引用了敏感电平列表中没有列出的信号，在综合时将会为没有列出的信号隐含地产生一个透明锁存器。这是因为该信号的变化不会立刻引起所赋值的变化，而必须等到敏感电平列表中的某一个信号变化时，它的作用才表现出来，即相当于存在一个透明锁存器，把该信号的变化暂存起来，待敏感电平列
2020-12-13 21:25:35
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原创 FPGA设计过程若干需要强调注意的关键点（会持续更新）
1.强烈建议用同步设计2.在设计时总是记住时序问题3.在一个设计开始就要考虑到地电平或高电平复位、同步或异步复位、上升沿或下降沿触发等问题，在所有模块中都要遵守它4.在不同的情况下用if和case，最好少用if的多层嵌套（1层或2层比较合适，当在3层以上时，最好修改写法，因为这样不仅可以reduce area，而且可以获得好的timing）5.在锁存一个信号或总线时要小心，对于整个design，尽量避免使用latch，因为在DFT时很难test。6.确信所有的信号被复位，在DFT时，所有的Flip
2020-12-13 20:54:07
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原创 在使用vivado2019进行功能级（后仿）仿真时所有波形会出现高阻和不定态解决方法
项目场景：在使用vivado2019进行功能级（后仿）仿真时所有波形会出现高阻和不定态解决方法问题描述：提示：有些新同学在使用vivado进行后方真时会出现所有波形均为高阻态，不定态的现象。例如：做一个简单的纯组合电路的3_8译码器的仿真，会出现如图所示的波形状态。其中，输入均为蓝色，是高阻态，输出均为红色，是不定态解决办法：返回查看source界面：在Simulation Sources/sim_1目录下：将decoder3_8_tb文件set as top,设置为顶层文件，在vivado中
2020-12-13 20:34:20
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空空如也
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