【FPGA初级】4选一数据选择器的verilog实现(含testbench与波形)
四选一数据选择器,从四个端口中任意选择一个,送至输出端。设定四个端口为din[0]、din[1]、din[2]、din[3],表示四个端口需要两个选择信号(2。假定某时din的值为1101,而此时del的值为10,故而din[2]为输出端口,输出的值与din的值无关,但。,无论din的值如何,由del的值决定输出哪个端口,也可以将din的值固定为一个值,也可以体现选择功能。=4),设为del[0]、del[1],将输出信号设为dout。对准一个时间段,可观察到被选定的端口号的波形,与输出波形一致。
原创
2022-10-05 21:13:49 ·
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