2015年08月_my_share

原创 planahead调试程序

ERROR:Place:543 - This design does not fit into the number of slices available in this device due to the complexity of the design and/or constraints.这个错误，从我百度到的情况来看，第一个是资源不足。但是我这次资源足够。第二个是复杂度，可是

2015-08-21 16:43:09 2886 1

原创 FPGA editor 使用简介1

FPGA Editor，相信和Xilinx FPGA打过交道的人大都听说过，但用过的人就不是很多。我可以负责任的说，你一旦用过FPGA Editor，就会爱不释手，不能自已。一、FPGA Editor是个啥FPGA Editor是Xilinx提供的一个强大的FPGA后端工具，能够查看P&R（Place and Route)之后的网表，并对其进行修改。请看如下几个场景：

2015-08-15 10:24:31 4834

原创 xilinx ise 的planahead的使用2

这个是高亮显示，找到clkgen点击右键，里面有一个选项，highlight primitive，就会把clkgen模块的相应逻辑变成一个颜色，这样就能知道这个模块的逻辑是怎么分布的了。我毛华望QQ849886241。技术博客http://blog.csdn.net/my_share 上面这两个方法，打开的界面都是同一个。我支持上面的方法，时序分析。看清楚这

2015-08-13 14:48:48 6970

原创 xilinx ise 的planahead的使用1

planahead我主要写一下他的时序约束方面的事情。引脚好像没有什么特别好说的。看user guide好像也没什么特别的。图像的放大缩小都讲，怎么改变颜色什么的，本身叫布局规划器，可是关于布局的内容却很少。好像关于planahead出了专门的一本书，目前没有电子版的，《Xilinx PlanAhead应用详解》读完可能会学到很多。这个是高亮操作，这个可能对寻找违规时序元件的位

2015-08-12 17:55:41 6164

原创 xilinx bit流生成错误

错误是这样的。 ERROR:Bitgen:342 - This design contains pins which have locations (LOC) that are not user-assigned or I/O Standards (IOSTANDARD) that are not user-assigned. This may cause I/O conte

2015-08-12 10:49:58 4623

原创 ISE软件的程序加载

我已经从altera的转战到了xilinx，很多东西都在变化。很多学习的内容也在变化。有些东西还没学好又变化了。我毛华望QQ849886241。技术博客http://blog.csdn.net/my_shareIMPACT是加载入口，你也可以从开始--》所有程序--》xilinx这个途径去找。双击后，在双击，找到连接单击一下，这里注意一下

2015-08-12 09:38:35 1689

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