数字IC设计学习
Yun~
这个作者很懒,什么都没留下…
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分频器的Verilog设计
偶分频原创 2021-08-06 15:42:54 · 6144 阅读 · 0 评论 -
异步复位,同步释放【转】
异步复位同步释放电路在进行时序分析的时候要保证传输的信号满足建立时间和保持时间,避免采样发生亚稳态(亚稳态会造成采样不确定;亚稳态传播)。同样复位信号在复位和释放的时候也要满足建立时间和保持时间。一般采用异步复位同步释放的方式,如下图所示:左边两个寄存器是同步释放寄存器,右边是需要复位的design。当rst_async_n为低,复位的时候,立马异步复位design。当rst_async_n由低变高,复位释放的时候,第一级寄存器采样VCC可能出现亚稳态,第二级再同步一次,基本不会出现亚稳态转载 2021-07-30 16:53:28 · 249 阅读 · 0 评论